JPS6133539A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
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- JPS6133539A JPS6133539A JP15457484A JP15457484A JPS6133539A JP S6133539 A JPS6133539 A JP S6133539A JP 15457484 A JP15457484 A JP 15457484A JP 15457484 A JP15457484 A JP 15457484A JP S6133539 A JPS6133539 A JP S6133539A
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- JP
- Japan
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- bit
- digit
- rounded
- bits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
- G06F7/49947—Rounding
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は浮動小数点演算装置に関するもので、加減算を
行う計算機に使用されるものである。
行う計算機に使用されるものである。
加減算を行う計算機においては浮動小数点演算が行われ
ることが多く、多数は仮数部と指数部により表現される
。この仮数部は一定の有効桁数を有しているが、仮数部
として有効桁数のみを有したのでは精度上不十分である
。すなわち、演算の結果、桁上げあるいは借りが生じる
ため計算精度を維持するためには有効桁数より下にさら
にいくつかの桁数を演算器として有していなければなら
ない。このような有効数字よりも下位の演算器をガード
と称する。
ることが多く、多数は仮数部と指数部により表現される
。この仮数部は一定の有効桁数を有しているが、仮数部
として有効桁数のみを有したのでは精度上不十分である
。すなわち、演算の結果、桁上げあるいは借りが生じる
ため計算精度を維持するためには有効桁数より下にさら
にいくつかの桁数を演算器として有していなければなら
ない。このような有効数字よりも下位の演算器をガード
と称する。
浮動小数点演算にあっては、加算時の桁上げおよび減算
時の借りのため演算後の仮数部の桁数が有効桁以上とな
ることがあるが、上位より有効桁数分のみを取出し演算
結果とすることが行われる、この際、切捨てられる部分
の最上位ビットを、取出された有効桁の最下位桁ビット
に加算する処理を行うことにより演算精度を向上できる
。すなわち、切捨てられる部分の最上位ビットが１″で
あれば取出された有効桁の最下位ビットに加え、１１０
Ｉ＋であればそのままとする。このような処理は丸め
処理と称される。
時の借りのため演算後の仮数部の桁数が有効桁以上とな
ることがあるが、上位より有効桁数分のみを取出し演算
結果とすることが行われる、この際、切捨てられる部分
の最上位ビットを、取出された有効桁の最下位桁ビット
に加算する処理を行うことにより演算精度を向上できる
。すなわち、切捨てられる部分の最上位ビットが１″で
あれば取出された有効桁の最下位ビットに加え、１１０
Ｉ＋であればそのままとする。このような処理は丸め
処理と称される。
一方、浮動小数点演算においては、仮数の桁数は一定で
なければならないが、演算結果自体は有効桁数より多く
なったり少なくなったりする。浮動小数点演算において
は有効桁内の上位に無意味な数が来ることを避けなけれ
ばならないから仮数の演算結果の最上位ビットが０″に
ならないように有効数字桁分を演算結果から取出す処理
が必要となり、これを正規化と称する。
なければならないが、演算結果自体は有効桁数より多く
なったり少なくなったりする。浮動小数点演算において
は有効桁内の上位に無意味な数が来ることを避けなけれ
ばならないから仮数の演算結果の最上位ビットが０″に
ならないように有効数字桁分を演算結果から取出す処理
が必要となり、これを正規化と称する。
浮動小数点演算結果においては最上位桁にＯ″が来る場
合があるから丸め処理を先に行うことはできず、まず正
規化を行い、切落される桁を判別してから丸めを行うよ
うにしている。
合があるから丸め処理を先に行うことはできず、まず正
規化を行い、切落される桁を判別してから丸めを行うよ
うにしている。
しかしながら、正規化を行った後に丸め処理を行った場
合に桁上げが生じ再度正規化が必要となる場合がある。
合に桁上げが生じ再度正規化が必要となる場合がある。
例えば、１６進８桁の有効数字である場合において演算
結果がＦＦＦＦＦＦＦＦ ＩＦ・・・・・・であった場
合丸め処理を行うと１００００００００となるから再度
正規化を行ってｉ ｏｏｏｏｏｏｏとする必要が生じる
。このように正規化が２回くり返される結果、演算速度
の低下を招くという問題がある。
結果がＦＦＦＦＦＦＦＦ ＩＦ・・・・・・であった場
合丸め処理を行うと１００００００００となるから再度
正規化を行ってｉ ｏｏｏｏｏｏｏとする必要が生じる
。このように正規化が２回くり返される結果、演算速度
の低下を招くという問題がある。
本発明は上記事情に鑑みてなされたもので、正規化を１
回だけ行うことにより精度の良い演算結果を得ることの
できる浮動小数点演算装置を提供することを目的とする
。
回だけ行うことにより精度の良い演算結果を得ることの
できる浮動小数点演算装置を提供することを目的とする
。
上記目的達成のため、本発明において・は、２つのデー
タの加減算を行う演算器と、この演算器における演算結
果を保持する記憶回路と、前記演算器から出力された桁
上げデータおよび演算結果のうちの上位桁における正規
化の必要性を示すデータを保持する選択データ記憶回路
と、この選択データ記憶回路の出力にもとづいて、前記
記憶回路により保持された演算結果データのうち、丸め
の対象となる桁の次の桁の先頭ビット内容を含む複数の
丸めデータを選択出力する選択回路と、この選択回路の
出力と前記演算結果とを加算する加算器とを備えており
、最終演算結果を得るためのシフトの前に丸めを行うた
め正規化がいかなる場合でも１度で済み演算速度の向上
を図ることができるものである。
タの加減算を行う演算器と、この演算器における演算結
果を保持する記憶回路と、前記演算器から出力された桁
上げデータおよび演算結果のうちの上位桁における正規
化の必要性を示すデータを保持する選択データ記憶回路
と、この選択データ記憶回路の出力にもとづいて、前記
記憶回路により保持された演算結果データのうち、丸め
の対象となる桁の次の桁の先頭ビット内容を含む複数の
丸めデータを選択出力する選択回路と、この選択回路の
出力と前記演算結果とを加算する加算器とを備えており
、最終演算結果を得るためのシフトの前に丸めを行うた
め正規化がいかなる場合でも１度で済み演算速度の向上
を図ることができるものである。
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。
細に説明する。
図は本発明にかかる浮動小数点演算装置の構成を示す回
路図であって、１桁４ビツトの１６進数で８桁（３２ビ
ツト）の演算幅を有し、そのうち６桁（２４ビツト）が
有効桁であるとする。
路図であって、１桁４ビツトの１６進数で８桁（３２ビ
ツト）の演算幅を有し、そのうち６桁（２４ビツト）が
有効桁であるとする。
ＡＬＬＩＩにはそれぞれ３２ビツト幅の線路１１および
１２を介して２つの仮数データが入力されて加算される
。この仮数データは入力前に大きい指数を持つ一方のデ
ータに合わせて他方のデータの桁合せが行われており、
符号の処理は別に行うものとする。ＡＬＬＩＩによる加
算結果ＡＯＯ−３１は３２ビツト幅の線路１３を通じて
出力されて、３２ビツトのレジスタ８に格納され、その
うちのＡｏｏ−０３およびＡＯ４−０７についてはそれ
ぞれ否定論理和（ＮＯＲ）回路４および５により論理演
梼が行われ、それぞれ１ビツトの線路を介して３ビツト
のレジスタ６の２ビツト目および３ビツト目にデータＺ
ＯおよびデータＺ１として格納される。このデータｚＯ
およびデータＺ１はそれぞれ加算結果中の１桁目と２桁
目がオール１１０１１であるか否かを示しており、丸め
データの選択データとなるものである。また、加算結果
中の６．７．８桁の先頭ビット内容であるＡ２０（２１
ビツト目）、Ａ２４（２５ビツト目）、Ａ２８（２９ビ
ツト目）はれそれぞれ１ビツトの線路により引出されて
３ビツトのレジスタ７中の１．２゜３ビツトにデータＲ
１９，Ｒ２３，Ｒ２７として格納される。さらにＡＬＵ
における加算時に桁上げが生ずる場合があるが、この桁
上げデータは１ビツトの線路１４を介してレジスタ６の
１ビツト目にデータＣどしで格納されている。
１２を介して２つの仮数データが入力されて加算される
。この仮数データは入力前に大きい指数を持つ一方のデ
ータに合わせて他方のデータの桁合せが行われており、
符号の処理は別に行うものとする。ＡＬＬＩＩによる加
算結果ＡＯＯ−３１は３２ビツト幅の線路１３を通じて
出力されて、３２ビツトのレジスタ８に格納され、その
うちのＡｏｏ−０３およびＡＯ４−０７についてはそれ
ぞれ否定論理和（ＮＯＲ）回路４および５により論理演
梼が行われ、それぞれ１ビツトの線路を介して３ビツト
のレジスタ６の２ビツト目および３ビツト目にデータＺ
ＯおよびデータＺ１として格納される。このデータｚＯ
およびデータＺ１はそれぞれ加算結果中の１桁目と２桁
目がオール１１０１１であるか否かを示しており、丸め
データの選択データとなるものである。また、加算結果
中の６．７．８桁の先頭ビット内容であるＡ２０（２１
ビツト目）、Ａ２４（２５ビツト目）、Ａ２８（２９ビ
ツト目）はれそれぞれ１ビツトの線路により引出されて
３ビツトのレジスタ７中の１．２゜３ビツトにデータＲ
１９，Ｒ２３，Ｒ２７として格納される。さらにＡＬＵ
における加算時に桁上げが生ずる場合があるが、この桁
上げデータは１ビツトの線路１４を介してレジスタ６の
１ビツト目にデータＣどしで格納されている。
選択データを格納するレジスタ６の内容は３ビツトの線
路３を介してデコーダ２に入力されており、またこのデ
コーダ２には加算か減算かを区別するデータが１ビツト
の線路１６を介して入力されており、選択回路３の内容
を選択するためのデータが出力される。選択回路３にお
いてはレジスタ７から３ビツトの線路１７を介して引出
された内容からＲ１９データを２０ビツト目に有し他の
ビットはすべて′０″であるデータ、Ｒ２３データを２
４ビツト目に有し他のビットはすべて“０″であるデー
タ、Ｒ２７データを２８ビツト目に有し他はすべて“０
″であるデータ、すべてのビットが“０パであるデータ
の４種類のデータが作成される。これらのデータはデコ
ーダ２の出力により選択され、３２ビツトのデータＢｏ
ｏ−３１としてレジスタ９に格納された後３２ビツトの
線路１８に出力され、加算結果ＡＯＯ−３１と別のＡＬ
ＬＩ （図示せず）により加算Δれ、丸め処理が施され
た加算結果が得られることになる。
路３を介してデコーダ２に入力されており、またこのデ
コーダ２には加算か減算かを区別するデータが１ビツト
の線路１６を介して入力されており、選択回路３の内容
を選択するためのデータが出力される。選択回路３にお
いてはレジスタ７から３ビツトの線路１７を介して引出
された内容からＲ１９データを２０ビツト目に有し他の
ビットはすべて′０″であるデータ、Ｒ２３データを２
４ビツト目に有し他のビットはすべて“０″であるデー
タ、Ｒ２７データを２８ビツト目に有し他はすべて“０
″であるデータ、すべてのビットが“０パであるデータ
の４種類のデータが作成される。これらのデータはデコ
ーダ２の出力により選択され、３２ビツトのデータＢｏ
ｏ−３１としてレジスタ９に格納された後３２ビツトの
線路１８に出力され、加算結果ＡＯＯ−３１と別のＡＬ
ＬＩ （図示せず）により加算Δれ、丸め処理が施され
た加算結果が得られることになる。
次にこの浮動小数点演算装置の動作を場合に分けて説明
する。
する。
（１） 加算の場合
加算においては桁上げが生ずることはあるが最上位桁が
０″となることはあり得ない。すなわち、加算が行われ
るデータのうち少なくとも一方のデータは最上位桁に有
効数字を有しており、加算の結果桁上げが行われれば最
上位桁は１″になるからである。したがって桁上げがな
い場合には６桁目の最下位ビットである２４ビツト目が
丸めの対象となり、桁上げが生じる場合には５桁目の最
下位ピッ１−である２０ビツト目が丸めの対象となる。
０″となることはあり得ない。すなわち、加算が行われ
るデータのうち少なくとも一方のデータは最上位桁に有
効数字を有しており、加算の結果桁上げが行われれば最
上位桁は１″になるからである。したがって桁上げがな
い場合には６桁目の最下位ビットである２４ビツト目が
丸めの対象となり、桁上げが生じる場合には５桁目の最
下位ピッ１−である２０ビツト目が丸めの対象となる。
このため、デコーダ２において線路１６に加算を指示づ
るデータが入力された場合、レジスタ６中のデータＣが
“０″であるときはＲ２３を含む丸めデータを選択する
指示が出力され、選択回路３からＲ２３を含む丸めデー
タが出力され、データＣが１”であるときはＲ１９を含
む丸めデータを選択する指示が出力され、選択回路３か
らＲ１９を含む丸めデータが出力されることになる。
るデータが入力された場合、レジスタ６中のデータＣが
“０″であるときはＲ２３を含む丸めデータを選択する
指示が出力され、選択回路３からＲ２３を含む丸めデー
タが出力され、データＣが１”であるときはＲ１９を含
む丸めデータを選択する指示が出力され、選択回路３か
らＲ１９を含む丸めデータが出力されることになる。
例えばデータ１が８７６５４３２１、データ２がＦＥＤ
ＣＢＡ９８であった場合加算結果ＡＯＯ−３１は８６４
１ ＦＤＢ９となり桁上げが生ずるからＣ＝１であり、
Ｒ１９＝１、Ｒ２３＝１、Ｒ２７＝１である。したがっ
て丸めデータとしてはＲ１９を含むデータｏｏｏｏｉｏ
ｏｏが選択され次のように丸め処理が行なわれる。
ＣＢＡ９８であった場合加算結果ＡＯＯ−３１は８６４
１ ＦＤＢ９となり桁上げが生ずるからＣ＝１であり、
Ｒ１９＝１、Ｒ２３＝１、Ｒ２７＝１である。したがっ
て丸めデータとしてはＲ１９を含むデータｏｏｏｏｉｏ
ｏｏが選択され次のように丸め処理が行なわれる。
１８６４２０ＤＢ９
この丸め処理結果にもとづいて正規化を行うと１８６４
２０１ＤＢの加算結果が得られる。
２０１ＤＢの加算結果が得られる。
（２） 減算の場合
減算においては桁上げが生じることはあり得ないが、減
算結果データの上位桁が０：′なることがあり得る。
算結果データの上位桁が０：′なることがあり得る。
減算結果の最上位桁がｔｒ Ｏｔｒでない場合には６桁
目の最下位ピットである２４ビツト目が丸めの対象とな
り、最上位桁で０゛′で次の桁が０″でない場合には７
桁目の最下位ピットである２８ビツト目が丸めの対象と
なり最上位桁も次の桁も“ＯＩＩの場合には３２ビツト
目が丸めの対象となり得るが、この実施例においては３
３ビツト以下の演算は行われていないので丸めデータは
必要がない。
目の最下位ピットである２４ビツト目が丸めの対象とな
り、最上位桁で０゛′で次の桁が０″でない場合には７
桁目の最下位ピットである２８ビツト目が丸めの対象と
なり最上位桁も次の桁も“ＯＩＩの場合には３２ビツト
目が丸めの対象となり得るが、この実施例においては３
３ビツト以下の演算は行われていないので丸めデータは
必要がない。
したがって、例えばデータ１が８９ＡＢＣＤＥＦ１デー
タ２が８７６５４３２１であり、データ１からデータ２
が減算される演算が行なわれるものとすればＡＬｔＪｌ
による減算結果ＡＯＯ−３１は０２４６８ＡＣＥとなり
、Ｒ１９＝１、Ｒ２３＝１、Ｒ２７＝１である。最上位
桁が０″であるためＡＯＯ−０３の否定論理和は′Ｏ″
となりＺＯ−１となる。またＡＯ４−０７の否定論理和
はＯ″となりＺ１＝０となる。この結果減算を指示する
データが線路１６がら、Ｃ−０１２０＝Ｌ Ｚｌ ＝Ｏ
が線路１５から入力されたデコーダ２からはＲ２７を含
む丸めデータｏｏｏ。
タ２が８７６５４３２１であり、データ１からデータ２
が減算される演算が行なわれるものとすればＡＬｔＪｌ
による減算結果ＡＯＯ−３１は０２４６８ＡＣＥとなり
、Ｒ１９＝１、Ｒ２３＝１、Ｒ２７＝１である。最上位
桁が０″であるためＡＯＯ−０３の否定論理和は′Ｏ″
となりＺＯ−１となる。またＡＯ４−０７の否定論理和
はＯ″となりＺ１＝０となる。この結果減算を指示する
データが線路１６がら、Ｃ−０１２０＝Ｌ Ｚｌ ＝Ｏ
が線路１５から入力されたデコーダ２からはＲ２７を含
む丸めデータｏｏｏ。
００１０を選択する指示が選択回路３に対して出力され
、レジスタ９にその丸めデータが格納される。この丸め
データをレジスタ８に格納されている演算結果データと
を次のように加算すれば０２４６８ＡＣＥ ０２４６８ＡＤＥ が得られ、この丸め処理結果にもとづいて正規化を・行
うと２４６８ＡＤＥＯの加算結果が得られる。
、レジスタ９にその丸めデータが格納される。この丸め
データをレジスタ８に格納されている演算結果データと
を次のように加算すれば０２４６８ＡＣＥ ０２４６８ＡＤＥ が得られ、この丸め処理結果にもとづいて正規化を・行
うと２４６８ＡＤＥＯの加算結果が得られる。
同様に２０＝０であるときにはＲ２３を含む丸めデータ
が、２０ ＝１、Ｚｌ ＝１であるときはオール゛０゛
″の丸めデータが選択される。
が、２０ ＝１、Ｚｌ ＝１であるときはオール゛０゛
″の丸めデータが選択される。
なお、指数についての処理は通常と全く同じであり、正
規化により有効数字の範囲が移動するときには同時に指
数も変更される。
規化により有効数字の範囲が移動するときには同時に指
数も変更される。
以上の実施例においては有効桁数より下位の演算術を２
桁としたため丸めデータは４種類であったが、有効桁数
より下位の演算桁３以上の整数ｎとし、ｎ＋２種類の丸
めデータを実施例と同様の構成により選択するようにす
ることができる。
桁としたため丸めデータは４種類であったが、有効桁数
より下位の演算桁３以上の整数ｎとし、ｎ＋２種類の丸
めデータを実施例と同様の構成により選択するようにす
ることができる。
また、丸めデータを選択する選択データを作るために実
施例では上位桁の演算結果における各ビットを入力する
否定論理和を用いているが、デコーダの構成によっては
ＯＲ回路を用いることもできる。
施例では上位桁の演算結果における各ビットを入力する
否定論理和を用いているが、デコーダの構成によっては
ＯＲ回路を用いることもできる。
以上のように本発明においては、演算結果から桁上げデ
ータおよび正規化の必要性を示すデータを取出しこれを
選択データとして丸めの対象となる桁の次の桁の先頭ビ
ット内容を含む丸めデータを選択出力し、これと演算結
果とを加算することにより丸め処理を行うようにしてい
るので最終演算結果を得るためのシフトの前に丸め処理
が行われ、正規化が２度行われることはな（演算速度の
向上を図ることができる。
ータおよび正規化の必要性を示すデータを取出しこれを
選択データとして丸めの対象となる桁の次の桁の先頭ビ
ット内容を含む丸めデータを選択出力し、これと演算結
果とを加算することにより丸め処理を行うようにしてい
るので最終演算結果を得るためのシフトの前に丸め処理
が行われ、正規化が２度行われることはな（演算速度の
向上を図ることができる。
図は本発明にかかる浮動小数点演算装置の主要部の構成
を示す回路図である。
を示す回路図である。
Claims (1)
- 【特許請求の範囲】 １、２つのデータの加減算を行う演算器と、この演算器
における演算結果を保持する記憶回路と、 前記演算器から出力された桁上げデータおよび演算結果
のうちの上位桁における正規化の必要性を示すデータを
保持する選択データ記憶回路と、この選択データ記憶回
路の出力にもとづいて、前記記憶回路により保持された
演算結果データのうち、丸めの対象となる桁の次の桁の
先頭ビツト内容を含む複数の丸めデータを選択出力する
選択回路と、 この選択回路の出力と前記演算結果とを加算する加算器
と、 を備えた浮動小数点演算装置。 ２、丸めデータが、丸めの対象となる桁の次の桁の先頭
ビツト内容を丸めの対象となる桁の最下位ビツトに含み
、他のビツトはすべて“０”である特許請求の範囲第１
項記載の浮動小数点演算装置。 ３、正規化の必要性を示すデータが上位桁の各ビツトを
入力する論理和回路により得られるものである特許請求
の範囲第２項記載の浮動小数点演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15457484A JPS6133539A (ja) | 1984-07-25 | 1984-07-25 | 浮動小数点演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15457484A JPS6133539A (ja) | 1984-07-25 | 1984-07-25 | 浮動小数点演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6133539A true JPS6133539A (ja) | 1986-02-17 |
Family
ID=15587200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15457484A Pending JPS6133539A (ja) | 1984-07-25 | 1984-07-25 | 浮動小数点演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133539A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226226A (ja) * | 1986-03-27 | 1987-10-05 | Nec Corp | 浮動小数点丸め正規化回路 |
| JPH01171023A (ja) * | 1987-12-26 | 1989-07-06 | Fujitsu Ltd | ２進浮動小数点乗算における丸め処理方式 |
| JPH01240927A (ja) * | 1988-03-23 | 1989-09-26 | Matsushita Electric Ind Co Ltd | 浮動小数点演算装置 |
| JPH0357019A (ja) * | 1989-07-26 | 1991-03-12 | Toshiba Corp | 浮動小数点データ加減算回路 |
| US5469377A (en) * | 1992-08-18 | 1995-11-21 | Nec Corporation | Floating point computing device for simplifying procedures accompanying addition or subtraction by detecting whether all of the bits of the digits of the mantissa are 0 or 1 |
-
1984
- 1984-07-25 JP JP15457484A patent/JPS6133539A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226226A (ja) * | 1986-03-27 | 1987-10-05 | Nec Corp | 浮動小数点丸め正規化回路 |
| JPH01171023A (ja) * | 1987-12-26 | 1989-07-06 | Fujitsu Ltd | ２進浮動小数点乗算における丸め処理方式 |
| JPH01240927A (ja) * | 1988-03-23 | 1989-09-26 | Matsushita Electric Ind Co Ltd | 浮動小数点演算装置 |
| JPH0357019A (ja) * | 1989-07-26 | 1991-03-12 | Toshiba Corp | 浮動小数点データ加減算回路 |
| US5469377A (en) * | 1992-08-18 | 1995-11-21 | Nec Corporation | Floating point computing device for simplifying procedures accompanying addition or subtraction by detecting whether all of the bits of the digits of the mantissa are 0 or 1 |
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