JP3089427B2 - データ処理装置 - Google Patents
データ処理装置Info
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- JP3089427B2 JP3089427B2 JP02251160A JP25116090A JP3089427B2 JP 3089427 B2 JP3089427 B2 JP 3089427B2 JP 02251160 A JP02251160 A JP 02251160A JP 25116090 A JP25116090 A JP 25116090A JP 3089427 B2 JP3089427 B2 JP 3089427B2
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- Japan
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- instruction
- execution
- machine cycles
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、複数の命令を同時に実行することができる
データ処理装置に関する。
データ処理装置に関する。
従来の技術 複数の命令を同時に実行することができるデータ処理
装置の一例としては、例えば、特開昭63−49843号公報
に示されたものがある。それは次のような装置である。
すなわち、「命令バッファ、制御記憶および制御レジス
タを有する命令処理装置と、入力および出力を備えメモ
リからのデータを受け取るように上記入力の１つを上記
メモリ側に接続するレジスタ・ファイル、このレジスタ
・ファイルの出力にそれぞれ接続されたステージング・
レジスタ、第１および第２の実行ユニットおよびこの実
行ユニットからの出力を受け取って上記レジスタ・ファ
イルに供給する出力レジスタを有する命令実行装置とを
含み、上記第１の実行ユニットは上記ステージング・レ
ジスタの２つに入力を接続させた算術論理演算ユニット
を含み、更に上記第２の実行ユニットは上記ステージン
グ・レジスタの３つに入力を接続させた回転マスク発生
手段を含む縮小命令セット・コンピュータにおいて、 上記制御記憶が、上記第１および第２の実行ユニット
のそれぞれに対応する第１および第２の部分領域を有
し、 上記命令処理装置が、上記第１および第２の部分領域
からの命令をそれぞれ上記第１および第２の実行ユニッ
トに供給するようにする経路指定手段を有し、 上記出力レジスタは第１および第２の出力レジスタか
らなり、上記第１および第２の実行ユニットからの出力
を上記第１および第２の出力レジスタでそれぞれ受け取
り、 上記第１および第２の実行ユニットは上記レジスタ・
ファイルの出力を同時に受け取って並行して処理を行う
ようにした」ことを特徴とする縮小命令セット・コンピ
ュータである。
装置の一例としては、例えば、特開昭63−49843号公報
に示されたものがある。それは次のような装置である。
すなわち、「命令バッファ、制御記憶および制御レジス
タを有する命令処理装置と、入力および出力を備えメモ
リからのデータを受け取るように上記入力の１つを上記
メモリ側に接続するレジスタ・ファイル、このレジスタ
・ファイルの出力にそれぞれ接続されたステージング・
レジスタ、第１および第２の実行ユニットおよびこの実
行ユニットからの出力を受け取って上記レジスタ・ファ
イルに供給する出力レジスタを有する命令実行装置とを
含み、上記第１の実行ユニットは上記ステージング・レ
ジスタの２つに入力を接続させた算術論理演算ユニット
を含み、更に上記第２の実行ユニットは上記ステージン
グ・レジスタの３つに入力を接続させた回転マスク発生
手段を含む縮小命令セット・コンピュータにおいて、 上記制御記憶が、上記第１および第２の実行ユニット
のそれぞれに対応する第１および第２の部分領域を有
し、 上記命令処理装置が、上記第１および第２の部分領域
からの命令をそれぞれ上記第１および第２の実行ユニッ
トに供給するようにする経路指定手段を有し、 上記出力レジスタは第１および第２の出力レジスタか
らなり、上記第１および第２の実行ユニットからの出力
を上記第１および第２の出力レジスタでそれぞれ受け取
り、 上記第１および第２の実行ユニットは上記レジスタ・
ファイルの出力を同時に受け取って並行して処理を行う
ようにした」ことを特徴とする縮小命令セット・コンピ
ュータである。
要するに、命令を２つの主要なクラスの命令に分割
し、一度に２つの命令（各クラス１つずつ）を命令解
読、実行する方式を採用している。
し、一度に２つの命令（各クラス１つずつ）を命令解
読、実行する方式を採用している。
発明が解決しようとする課題 上記従来技術の例では、RISC（縮小命令セットコンピ
ュータ）プロセッサを対象とし、単一マシンサイクルで
実行可能な命令群以外に、除算命令などの、実行に複数
のマシンサイクルを要する命令を、場合によっては命令
セットとして含めてはいるが、実行に複数のマシンサイ
クルを要する命令は頻繁には発生しないとして、並列実
行命令の一方が他方よりも多くのマシンサイクルを要す
る場合、命令が順に実行されるように、速い実行ユニッ
トは遅い実行ユニットの終了を待つようになっている。
ュータ）プロセッサを対象とし、単一マシンサイクルで
実行可能な命令群以外に、除算命令などの、実行に複数
のマシンサイクルを要する命令を、場合によっては命令
セットとして含めてはいるが、実行に複数のマシンサイ
クルを要する命令は頻繁には発生しないとして、並列実
行命令の一方が他方よりも多くのマシンサイクルを要す
る場合、命令が順に実行されるように、速い実行ユニッ
トは遅い実行ユニットの終了を待つようになっている。
しかし、データ処理装置の用途として科学技術計算を
対象とする場合には、実行に複数のマシンサイクルを要
する浮動小数点除算命令について、以下のような問題が
発生する。石田晴久：ギブソン・ミックスの起源につい
て、情報処理、vol.13,no.5,p.p.333−334（1972年５
月）によると、データ処理装置の科学技術計算性能の指
標の一つであるギブソン・ミックスを算定する場合に使
用される浮動小数点除算の出現頻度は1.5％であり、値
そのものは小さいが浮動小数点除算の実行マシンサイク
ル数が大きいときには浮動小数点除算の実行が終了する
まで、後続命令列を実行しないでおくと、データ処理装
置の処理能力に対して多大の悪影響を及ぼすことにな
る。
対象とする場合には、実行に複数のマシンサイクルを要
する浮動小数点除算命令について、以下のような問題が
発生する。石田晴久：ギブソン・ミックスの起源につい
て、情報処理、vol.13,no.5,p.p.333−334（1972年５
月）によると、データ処理装置の科学技術計算性能の指
標の一つであるギブソン・ミックスを算定する場合に使
用される浮動小数点除算の出現頻度は1.5％であり、値
そのものは小さいが浮動小数点除算の実行マシンサイク
ル数が大きいときには浮動小数点除算の実行が終了する
まで、後続命令列を実行しないでおくと、データ処理装
置の処理能力に対して多大の悪影響を及ぼすことにな
る。
本発明は、このような従来のデータ処理装置の課題に
鑑み、実行に複数マシンサイクルを要する命令が終了す
る前に後続する命令列を実行することが可能なデータ処
理装置を提供することを目的とするものである。
鑑み、実行に複数マシンサイクルを要する命令が終了す
る前に後続する命令列を実行することが可能なデータ処
理装置を提供することを目的とするものである。
課題を解決するための手段 本発明は、単一マシンサイクルで実行可能な命令群
と、実行に複数マシンサイクルを要する命令群とを命令
セットとして使用する、複数の命令を同時に各々実行ユ
ニットに割り振って実行することが出来るデータ処理装
置において、 実行に複数マシンサイクルを要する命令群に属する命
令を解読したときには、一時的に次命令の解読を保留さ
せる次命令解読保留手段と、 前記実行に複数マシンサイクルを要する命令群に属す
る前記命令に対して、実行に伴う例外条件が発生しない
ための十分条件を、前記実行に複数マシンサイクルを要
する命令群に属する前記命令の実行が終了する前に検出
する検出手段と、 該検出手段により、実行に伴う例外条件が発生しない
ことが検出されたときには、前記実行に複数マシンサイ
クルを要する命令群に属する命令の実行の終了を待つこ
となく前記次命令解読保留手段の保留を解除して前記次
命令を解読、実行させる制御手段とを備えたことを特徴
とするデータ処理装置である。
と、実行に複数マシンサイクルを要する命令群とを命令
セットとして使用する、複数の命令を同時に各々実行ユ
ニットに割り振って実行することが出来るデータ処理装
置において、 実行に複数マシンサイクルを要する命令群に属する命
令を解読したときには、一時的に次命令の解読を保留さ
せる次命令解読保留手段と、 前記実行に複数マシンサイクルを要する命令群に属す
る前記命令に対して、実行に伴う例外条件が発生しない
ための十分条件を、前記実行に複数マシンサイクルを要
する命令群に属する前記命令の実行が終了する前に検出
する検出手段と、 該検出手段により、実行に伴う例外条件が発生しない
ことが検出されたときには、前記実行に複数マシンサイ
クルを要する命令群に属する命令の実行の終了を待つこ
となく前記次命令解読保留手段の保留を解除して前記次
命令を解読、実行させる制御手段とを備えたことを特徴
とするデータ処理装置である。
また、本発明は、単一マシンサイクルで実行可能な命
令群と、実行に複数マシンサイクルを要する命令群とを
命令セットとして使用する、複数の命令を同時に各々実
行ユニットに割り振って実行することが出来るデータ処
理装置において、 実行に複数マシンサイクルを要する命令群に属する命
令を解読したときには、一時的に次命令の実行を保留さ
せる次命令実行保留手段と、 前記実行に複数マシンサイクルを要する命令群に属す
る前記命令に対して、実行に伴う例外条件が発生しない
ための十分条件を、前記実行に複数マシンサイクルを要
する命令群に属する前記命令の実行が終了する前に検出
する検出手段と、 該検出手段により、実行に伴う例外条件が発生しない
ことが検出されたときには、前記実行に複数マシンサイ
クルを要する命令群に属する命令の実行の終了を待つこ
となく前記次命令実行保留手段の保留を解除して前記次
命令を実行させる制御手段とを備えたことを特徴とする
データ処理装置である。
令群と、実行に複数マシンサイクルを要する命令群とを
命令セットとして使用する、複数の命令を同時に各々実
行ユニットに割り振って実行することが出来るデータ処
理装置において、 実行に複数マシンサイクルを要する命令群に属する命
令を解読したときには、一時的に次命令の実行を保留さ
せる次命令実行保留手段と、 前記実行に複数マシンサイクルを要する命令群に属す
る前記命令に対して、実行に伴う例外条件が発生しない
ための十分条件を、前記実行に複数マシンサイクルを要
する命令群に属する前記命令の実行が終了する前に検出
する検出手段と、 該検出手段により、実行に伴う例外条件が発生しない
ことが検出されたときには、前記実行に複数マシンサイ
クルを要する命令群に属する命令の実行の終了を待つこ
となく前記次命令実行保留手段の保留を解除して前記次
命令を実行させる制御手段とを備えたことを特徴とする
データ処理装置である。
作用 実行に伴う例外条件が検出された場合には、後続する
命令列ではなく、例外に対応した処理を行う割込み処理
ルーチンを実行しなければいけない。つまり、実行に伴
う例外条件の有無により、次に実行する命令が異なるの
であるが、本発明は下記のように、後続命令列を実行す
る場合の実行開始を前倒している。
命令列ではなく、例外に対応した処理を行う割込み処理
ルーチンを実行しなければいけない。つまり、実行に伴
う例外条件の有無により、次に実行する命令が異なるの
であるが、本発明は下記のように、後続命令列を実行す
る場合の実行開始を前倒している。
命令によっては実行の初期段階において実行に伴う例
外条件が発生しないことを検出することが可能であり、
上記手段を用いて例外条件が発生しないことが確定した
場合には後続する命令列を実行する。
外条件が発生しないことを検出することが可能であり、
上記手段を用いて例外条件が発生しないことが確定した
場合には後続する命令列を実行する。
実施例 以下に本発明の実施例について図面を参照しながら説
明する。
明する。
本実施例においては、実行に複数マシンサイクルを要
する命令の具体的な例として、浮動小数点除算命令をと
りあげる。“アイイイイ スタンダード フォ バイナ
リ フローティング ポイント アリスマティック（IE
EE Standard for Binary Floating−Point Arithmeti
c）"ANSI/IEEE Std 754−1985によると、浮動小数点除
算命令の実行には、オペランドが非数、または0/0、∞
／∞などの不当オペランド例外、ゼロと異なる数をゼロ
で割ろうとするときの除数ゼロ除算例外、商の絶対値が
数値表現範囲を上回ったときのオーバーフロー例外、商
の絶対値が数値表現範囲を下回ったときのアンダーフロ
ー例外等の割込み処理例外が考えられる。これらの例外
の中で不当オペランド例外、除数ゼロ除算例外は実質的
な除算処理を行うことなく早期に除算命令を終了させる
ことができる。
する命令の具体的な例として、浮動小数点除算命令をと
りあげる。“アイイイイ スタンダード フォ バイナ
リ フローティング ポイント アリスマティック（IE
EE Standard for Binary Floating−Point Arithmeti
c）"ANSI/IEEE Std 754−1985によると、浮動小数点除
算命令の実行には、オペランドが非数、または0/0、∞
／∞などの不当オペランド例外、ゼロと異なる数をゼロ
で割ろうとするときの除数ゼロ除算例外、商の絶対値が
数値表現範囲を上回ったときのオーバーフロー例外、商
の絶対値が数値表現範囲を下回ったときのアンダーフロ
ー例外等の割込み処理例外が考えられる。これらの例外
の中で不当オペランド例外、除数ゼロ除算例外は実質的
な除算処理を行うことなく早期に除算命令を終了させる
ことができる。
浮動小数点除算命令においては第一にオペランドを仮
数部がビット正規化された形（20ビットを‘1'とする）
に指数と仮数を分離する。以後、指数部と仮数部につい
てそれぞれ処理し、最後に両方の結果を一つにまとめて
最終的な商とする。仮数部の中間的な商はビット正規化
された形か、１ビット桁落ちした形でもとまる。指数部
に対する処理は、第一段階として中間的な商に対応する
指数部の結果を求め、第二段階として第一段階で求めた
結果から１を引いた値を求めるか、または、並行してこ
れら２つの数を同時に求めて仮数部の結果に応じて２つ
の数の中から最終的な指数部を選択することになる。仮
数部の処理を待つことなく、指数部の中間的な計算結果
からオーバーフロー例外、またはアンダーフロー例外を
判定しようとしたとき、例外がない、仮数部の結果に依
存して例外があるかないかが決まる、例外があるの３通
りに場合分けされる。よって、仮数部の結果に依存する
場合を除いてオーバーフロー例外、アンダーフロー例外
を発生しないための十分条件を実行の早期の段階で検出
することが可能である。
数部がビット正規化された形（20ビットを‘1'とする）
に指数と仮数を分離する。以後、指数部と仮数部につい
てそれぞれ処理し、最後に両方の結果を一つにまとめて
最終的な商とする。仮数部の中間的な商はビット正規化
された形か、１ビット桁落ちした形でもとまる。指数部
に対する処理は、第一段階として中間的な商に対応する
指数部の結果を求め、第二段階として第一段階で求めた
結果から１を引いた値を求めるか、または、並行してこ
れら２つの数を同時に求めて仮数部の結果に応じて２つ
の数の中から最終的な指数部を選択することになる。仮
数部の処理を待つことなく、指数部の中間的な計算結果
からオーバーフロー例外、またはアンダーフロー例外を
判定しようとしたとき、例外がない、仮数部の結果に依
存して例外があるかないかが決まる、例外があるの３通
りに場合分けされる。よって、仮数部の結果に依存する
場合を除いてオーバーフロー例外、アンダーフロー例外
を発生しないための十分条件を実行の早期の段階で検出
することが可能である。
次に本発明を具体的な実施例について以下に説明す
る。
る。
第１図は本発明の一実施例におけるデータ処理装置の
ブロック図を示すものである。第１図において、１は命
令キャッシュであり、プログラムを構成する一連の命令
の写しが格納される。２は命令メモリ管理ユニットであ
り、外部記憶装置からの命令キャッシュ１への書き込
み、命令キャッシュ１の読み出しを管理している。３は
データキャッシュであり、プログラムで使用するデータ
の写しが格納される。４はデータメモリ管理ユニットで
あり、外部記憶装置からのデータまたは汎用レジスタ、
浮動小数点レジスタからのデータの書き込み、データキ
ャッシュ３の読み出しを管理している。５は命令制御ユ
ニットであり、命令を解読し、命令の実行を実行ユニッ
トに指示する。６は汎用レジスタであり、１ワード32ビ
ットのデータを32個格納することができ、４つの読み出
しポートと、２つの書き込みポートを有している。７は
浮動小数点レジスタであり、１ワード64ビットのデータ
を32個格納することが出来、４つの読みだしポートと、
２つの書き込みポートを有している。８は汎用演算ユニ
ットであり、固定小数点データの算術演算、論理演算な
ど、浮動小数点演算を除いたすべての命令を実行する。
９は浮動小数点加減算ユニットであり、乗除算命令を除
いたすべての浮動小数点命令を実行する。10は浮動小数
点乗除算ユニットであり、浮動小数点乗除算命令を実行
する。11、12、13、14はマルチプレクサである。
ブロック図を示すものである。第１図において、１は命
令キャッシュであり、プログラムを構成する一連の命令
の写しが格納される。２は命令メモリ管理ユニットであ
り、外部記憶装置からの命令キャッシュ１への書き込
み、命令キャッシュ１の読み出しを管理している。３は
データキャッシュであり、プログラムで使用するデータ
の写しが格納される。４はデータメモリ管理ユニットで
あり、外部記憶装置からのデータまたは汎用レジスタ、
浮動小数点レジスタからのデータの書き込み、データキ
ャッシュ３の読み出しを管理している。５は命令制御ユ
ニットであり、命令を解読し、命令の実行を実行ユニッ
トに指示する。６は汎用レジスタであり、１ワード32ビ
ットのデータを32個格納することができ、４つの読み出
しポートと、２つの書き込みポートを有している。７は
浮動小数点レジスタであり、１ワード64ビットのデータ
を32個格納することが出来、４つの読みだしポートと、
２つの書き込みポートを有している。８は汎用演算ユニ
ットであり、固定小数点データの算術演算、論理演算な
ど、浮動小数点演算を除いたすべての命令を実行する。
９は浮動小数点加減算ユニットであり、乗除算命令を除
いたすべての浮動小数点命令を実行する。10は浮動小数
点乗除算ユニットであり、浮動小数点乗除算命令を実行
する。11、12、13、14はマルチプレクサである。
以下、実行に複数マシンサイクルを要する浮動小数点
除算命令とその後続命令がどのように処理されるかを特
に第１図の命令制御ユニット５と浮動小数点乗除算ユニ
ット10を更に詳しく描いた第２図を参照して説明する。
第２図において100はマルチプレクサ、101は命令ポイン
タ、102はマルチプレクサ、103は加算器、104は命令バ
ッファであり、最大８個の命令を保持することが可能で
ある。105は命令タイプおよび資源競合検出回路、106は
次命令解読保留手段としての命令解読保留条件保持回
路、107、108、109はそれぞれマルチプレクサである。
除算命令とその後続命令がどのように処理されるかを特
に第１図の命令制御ユニット５と浮動小数点乗除算ユニ
ット10を更に詳しく描いた第２図を参照して説明する。
第２図において100はマルチプレクサ、101は命令ポイン
タ、102はマルチプレクサ、103は加算器、104は命令バ
ッファであり、最大８個の命令を保持することが可能で
ある。105は命令タイプおよび資源競合検出回路、106は
次命令解読保留手段としての命令解読保留条件保持回
路、107、108、109はそれぞれマルチプレクサである。
以上が第１図の命令制御ユニット５を構成している。
また、第２図において、200は浮動小数点乗除算ユニッ
ト全体の制御を司る制御回路、201は第１オペランド（O
P1）レジスタ、202は第２オペランド（OP2）レジスタ、
203、204はそれぞれ、符号、指数、仮数分離回路および
検出手段としてのオペランド例外検出回路、205は符号
決定回路、206は加算器、207は減算器、208は減算器、2
09は加算器、210はマルチプレクサ、211は検出手段とし
ての演算例外予測回路、212は符号結果１レジスタ、213
は演算例外予測情報保持回路、214は指数結果１レジス
タ、215は加算器、216は減算器、217は検出手段として
の演算例外検出回路、218はマルチプレクサ、219は符号
結果２レジスタ、220は演算例外情報保持回路、221は指
数結果２レジスタ、222は仮数部用乗除算器、223はマル
チプレクサ、224はシフタである。以上が第１図の浮動
小数点乗除算ユニット10を構成している。
また、第２図において、200は浮動小数点乗除算ユニッ
ト全体の制御を司る制御回路、201は第１オペランド（O
P1）レジスタ、202は第２オペランド（OP2）レジスタ、
203、204はそれぞれ、符号、指数、仮数分離回路および
検出手段としてのオペランド例外検出回路、205は符号
決定回路、206は加算器、207は減算器、208は減算器、2
09は加算器、210はマルチプレクサ、211は検出手段とし
ての演算例外予測回路、212は符号結果１レジスタ、213
は演算例外予測情報保持回路、214は指数結果１レジス
タ、215は加算器、216は減算器、217は検出手段として
の演算例外検出回路、218はマルチプレクサ、219は符号
結果２レジスタ、220は演算例外情報保持回路、221は指
数結果２レジスタ、222は仮数部用乗除算器、223はマル
チプレクサ、224はシフタである。以上が第１図の浮動
小数点乗除算ユニット10を構成している。
第２図での仮数部用乗除算器222については第３図に
詳細に示している。第３図において300は被演算数レジ
スタ、301は演算数レジスタ、302はテーブル情報格納ユ
ニット、303は被乗数選択回路、304は乗数選択回路Ａ、
305は乗数選択回路Ｂ、306は倍数発生回路Ａ、307は倍
数発生回路Ｂ、308、309、310は選択回路（SEL）A,B,
C、311は樹木状桁上げ保留加算器Ａ、312は樹木状桁上
げ保留加算器Ｂ、313、314はシフタ、315、316は桁上げ
保留加算器、317は部分桁上げレジスタ、318は部分和レ
ジスタ、319は桁上げ伝播加算器Ａ、325は桁上げ伝播加
算器Ｂ、326は選択回路SELD、327は乗除算結果レジスタ
である。320から324はレジスタ群である。第３図の乗除
算器の動作について、その除算動作については特願平１
−210021号の第１図に示されているものの動作と実質的
に同じであり、乗算の場合は、それを実行するために以
下が追加されているだけのことであるので詳細な説明は
省略する。その乗算動作については、53ビット同士の乗
算を行うために演算数レジスタ301から乗数ビットの上
半分が乗数選択回路A304に、また乗数ビットの下半分が
乗数選択回路B305に入力されていること、倍数発生回路
A306、B307では除算だけの場合と比べるとそれぞれ５個
ずつ倍数を多く発生し、またこれらの倍数を除算だけの
場合と比べて多く樹木状桁上げ保留加算器A311、B312で
は入力していること、乗算時には樹木状桁上げ保留加算
器A311、B312の出力は被乗数と乗数の上半分の積、被乗
数と乗数の下半分の積に対応しているのでこれらを加え
る場合にシフタ313、314で桁合わせのためのシフトを行
うこと、乗算の結果は桁上げ伝播加算器A319より直接取
り出すことができるので選択回路326により、桁上げ伝
播加算器A319の出力する乗算結果と桁上げ伝播加算器B3
25の出力する除算結果を選択していることがこの乗算を
実行するために追加されている。なお、選択回路326で
は20ビットを‘1'とするための正規化を行っている。
詳細に示している。第３図において300は被演算数レジ
スタ、301は演算数レジスタ、302はテーブル情報格納ユ
ニット、303は被乗数選択回路、304は乗数選択回路Ａ、
305は乗数選択回路Ｂ、306は倍数発生回路Ａ、307は倍
数発生回路Ｂ、308、309、310は選択回路（SEL）A,B,
C、311は樹木状桁上げ保留加算器Ａ、312は樹木状桁上
げ保留加算器Ｂ、313、314はシフタ、315、316は桁上げ
保留加算器、317は部分桁上げレジスタ、318は部分和レ
ジスタ、319は桁上げ伝播加算器Ａ、325は桁上げ伝播加
算器Ｂ、326は選択回路SELD、327は乗除算結果レジスタ
である。320から324はレジスタ群である。第３図の乗除
算器の動作について、その除算動作については特願平１
−210021号の第１図に示されているものの動作と実質的
に同じであり、乗算の場合は、それを実行するために以
下が追加されているだけのことであるので詳細な説明は
省略する。その乗算動作については、53ビット同士の乗
算を行うために演算数レジスタ301から乗数ビットの上
半分が乗数選択回路A304に、また乗数ビットの下半分が
乗数選択回路B305に入力されていること、倍数発生回路
A306、B307では除算だけの場合と比べるとそれぞれ５個
ずつ倍数を多く発生し、またこれらの倍数を除算だけの
場合と比べて多く樹木状桁上げ保留加算器A311、B312で
は入力していること、乗算時には樹木状桁上げ保留加算
器A311、B312の出力は被乗数と乗数の上半分の積、被乗
数と乗数の下半分の積に対応しているのでこれらを加え
る場合にシフタ313、314で桁合わせのためのシフトを行
うこと、乗算の結果は桁上げ伝播加算器A319より直接取
り出すことができるので選択回路326により、桁上げ伝
播加算器A319の出力する乗算結果と桁上げ伝播加算器B3
25の出力する除算結果を選択していることがこの乗算を
実行するために追加されている。なお、選択回路326で
は20ビットを‘1'とするための正規化を行っている。
第４図に示すように、本発明の一実施例で扱う浮動小
数点数のデータ形式はANSI/IEEE Std 754−1985で規定
されている倍精度の浮動小数点数データである。
数点数のデータ形式はANSI/IEEE Std 754−1985で規定
されている倍精度の浮動小数点数データである。
次に、本実施例の動作について説明する。
第２図における命令タイプおよび資源競合検出回路10
5では命令バッファ104より命令が有効か無効かを示す情
報を伴った３命令を同時に受け取り、３つの命令がどの
実行ユニットで実行できるのか、また各命令で使用する
オペランドは実行時に確定しているかを検出して、デー
タ処理装置の外部からは命令がプログラムで表されてい
る順番通りに実行されていると観測されるように制御し
つつ、最大３命令をそれぞれの実行ユニットに割りふ
る。浮動小数点除算命令を解読する場合、浮動小数点除
算命令が３番目の命令であり、１番目と２番目の命令が
単一マシンサイクル実行命令で３命令ともに資源競合の
問題がないときには、３命令ともに実行ユニットに実行
を指示し、加算器102により命令ポインタ101の出力に３
を加えた値をマルチプレクサ100により選択し、次サイ
クルの命令アドレスとする。浮動小数点除算命令が２番
目の命令の場合、１番目の命令が単一マシンサイクル命
令であり、１番目、２番目の命令に資源競合の問題がな
いときには担当すべき２つの実行ユニットに実行を指示
し、命令ポインタの更新は、＋２になるように制御する
とともに、次命令解読保留手段として命令解読保留条件
保持回路106に浮動小数点除算命令の実行により、新た
な解読を行わないことを示すフラグをオンにする。この
フラグのリセットはデータ処理装置を初期設定したと
き、浮動小数点除算命令に先行する命令で割込みが発生
したとき、浮動小数点除算命令でオペランド例外が発生
したとき、浮動小数点除算命令で割込み演算例外が発生
しないための十分条件を検出したとき、浮動小数点除算
命令の実行が終了したとき、以上の条件のいずれかが成
立した場合に行われる。
5では命令バッファ104より命令が有効か無効かを示す情
報を伴った３命令を同時に受け取り、３つの命令がどの
実行ユニットで実行できるのか、また各命令で使用する
オペランドは実行時に確定しているかを検出して、デー
タ処理装置の外部からは命令がプログラムで表されてい
る順番通りに実行されていると観測されるように制御し
つつ、最大３命令をそれぞれの実行ユニットに割りふ
る。浮動小数点除算命令を解読する場合、浮動小数点除
算命令が３番目の命令であり、１番目と２番目の命令が
単一マシンサイクル実行命令で３命令ともに資源競合の
問題がないときには、３命令ともに実行ユニットに実行
を指示し、加算器102により命令ポインタ101の出力に３
を加えた値をマルチプレクサ100により選択し、次サイ
クルの命令アドレスとする。浮動小数点除算命令が２番
目の命令の場合、１番目の命令が単一マシンサイクル命
令であり、１番目、２番目の命令に資源競合の問題がな
いときには担当すべき２つの実行ユニットに実行を指示
し、命令ポインタの更新は、＋２になるように制御する
とともに、次命令解読保留手段として命令解読保留条件
保持回路106に浮動小数点除算命令の実行により、新た
な解読を行わないことを示すフラグをオンにする。この
フラグのリセットはデータ処理装置を初期設定したと
き、浮動小数点除算命令に先行する命令で割込みが発生
したとき、浮動小数点除算命令でオペランド例外が発生
したとき、浮動小数点除算命令で割込み演算例外が発生
しないための十分条件を検出したとき、浮動小数点除算
命令の実行が終了したとき、以上の条件のいずれかが成
立した場合に行われる。
命令制御ユニット５より、浮動小数点除算命令の実行
を指示された浮動小通点乗除算ユニット10では浮動小数
点レジスタ７より、被除数オペランド、除数オペランド
をOP1レジスタ201、OP2レジスタ202にセットしたあと、
検出手段としての、符号、指数、仮数分離回路およびオ
ペランド例外検出回路203、204により、符号、指数、仮
数を分離するとともにオペランド例外に該当しないか調
査する。オペランド例外があれば命令解読保留条件保持
回路106内の浮動小数点除算命令の実行により、新たな
解読を行わないことを示すフラグをリセットするととも
に所望の動作を行ったあと浮動小数点除算命令の実行を
終了する。オペランド例外のないときには減算器207に
より、指数部に関して被除数から除数を引き、加算器20
9により1023を加えた後、マルチプレクサ210により選択
され、検出手段としての演算例外予測回路211で割込み
処理例外がない、仮数部の結果に依存して例外があるか
ないかが決まる、例外があるの３通りが調査され、例外
がないと予測されたときには命令解読保留条件保持装置
106に浮動小数点除算命令の実行による解読保留のフラ
グをリセットするように指示する。命令制御ユニットで
はこのフラグのリセットにより、浮動小数点除算命令の
実行終了を待たずに後続の命令の解読を再開する。この
演算例外予測回路211の具体的な動作としては非正規化
数を考慮にいれて、マルチプレクサ210の出力する指数
が−50から2046のときは例外がない、−51または2047の
ときは仮数部の結果に依存して例外があるかないかが決
まる、−52以下または2048以上のときは例外があると判
定する。指数に対する処理とともに符号決定回路205に
より符号が処理され、それぞれ符号結果１レジスタ21
2、演算例外予測情報保持回路213、指数結果１レジスタ
214にセットされる。仮数は仮数部用乗除算器222に送ら
れ、処理される。乗算時は加算器206により、指数部に
関して被乗数と乗数を加え、減算器208により1023を引
いた後、マルチプレクサ210により選択され、演算例外
予測回路211で例外がない、仮数部の結果に依存して例
外があるかないかが決まる、例外があるの３通りが調査
されるのは、除算の場合と同じであるが仮数に対する処
理時間は乗算の場合指数に対する処理時間と同じマシン
サイクル数なので仮数の処理を持たないでよいのが大き
く異なる点である。指数結果１レジスタ214の指数は減
算器216により１を引かれた後、マルチプレクサ218によ
り、仮数の計算で桁あふれがないときは１を引かない指
数が、また、仮数の計算で下位に１ビット桁あふれがあ
るときには、１を引いた指数が選択され、指数結果２レ
ジスタ221にセットされる。乗算時は加算器215により、
指数結果１レジスタ214の指数に１を加えた後、マルチ
プレクサ218により、仮数の計算で桁あふれが無いとき
は、１を加えない指数が、また仮数の計算で上位に１ビ
ット桁あふれがあるときには１を加えた指数が選択さ
れ、指数結果２レジスタ221にセットされる。検出手段
としての演算例外検出回路217では仮数部の桁あふれの
有無の情報を仮数部用乗除算器222より受け取り、最終
的な演算例外を検出する。符号結果２レジスタ219、演
算例外情報保持回路220、指数結果２レジスタ221に、符
号については変更を伴うことなく、それぞれのデータが
セットされる。実行の終了にあたっては符号、指数、仮
数が64ビット浮動小数点データとして以下に記すように
まとめるられ、浮動小数点レジスタに書き込まれる。符
号結果２レジスタ219の出力を最終的な符号として、演
算例外情報保持回路220の出力する制御情報に基づい
て、指数として‘0'、指数結果２レジスタ221の出力す
る数値、‘2047'の３つの値から１つをマルチプレクサ2
23で選択するとともに、仮数部としてシフタ224によ
り、仮数部乗除算器222の出力する仮数をシフトせずに
そのまま出力するか、非正規化数となる場合に右シフト
を行って出力するか、また、結果の仮数がゼロとなるよ
うに過剰にシフトして出力する。
を指示された浮動小通点乗除算ユニット10では浮動小数
点レジスタ７より、被除数オペランド、除数オペランド
をOP1レジスタ201、OP2レジスタ202にセットしたあと、
検出手段としての、符号、指数、仮数分離回路およびオ
ペランド例外検出回路203、204により、符号、指数、仮
数を分離するとともにオペランド例外に該当しないか調
査する。オペランド例外があれば命令解読保留条件保持
回路106内の浮動小数点除算命令の実行により、新たな
解読を行わないことを示すフラグをリセットするととも
に所望の動作を行ったあと浮動小数点除算命令の実行を
終了する。オペランド例外のないときには減算器207に
より、指数部に関して被除数から除数を引き、加算器20
9により1023を加えた後、マルチプレクサ210により選択
され、検出手段としての演算例外予測回路211で割込み
処理例外がない、仮数部の結果に依存して例外があるか
ないかが決まる、例外があるの３通りが調査され、例外
がないと予測されたときには命令解読保留条件保持装置
106に浮動小数点除算命令の実行による解読保留のフラ
グをリセットするように指示する。命令制御ユニットで
はこのフラグのリセットにより、浮動小数点除算命令の
実行終了を待たずに後続の命令の解読を再開する。この
演算例外予測回路211の具体的な動作としては非正規化
数を考慮にいれて、マルチプレクサ210の出力する指数
が−50から2046のときは例外がない、−51または2047の
ときは仮数部の結果に依存して例外があるかないかが決
まる、−52以下または2048以上のときは例外があると判
定する。指数に対する処理とともに符号決定回路205に
より符号が処理され、それぞれ符号結果１レジスタ21
2、演算例外予測情報保持回路213、指数結果１レジスタ
214にセットされる。仮数は仮数部用乗除算器222に送ら
れ、処理される。乗算時は加算器206により、指数部に
関して被乗数と乗数を加え、減算器208により1023を引
いた後、マルチプレクサ210により選択され、演算例外
予測回路211で例外がない、仮数部の結果に依存して例
外があるかないかが決まる、例外があるの３通りが調査
されるのは、除算の場合と同じであるが仮数に対する処
理時間は乗算の場合指数に対する処理時間と同じマシン
サイクル数なので仮数の処理を持たないでよいのが大き
く異なる点である。指数結果１レジスタ214の指数は減
算器216により１を引かれた後、マルチプレクサ218によ
り、仮数の計算で桁あふれがないときは１を引かない指
数が、また、仮数の計算で下位に１ビット桁あふれがあ
るときには、１を引いた指数が選択され、指数結果２レ
ジスタ221にセットされる。乗算時は加算器215により、
指数結果１レジスタ214の指数に１を加えた後、マルチ
プレクサ218により、仮数の計算で桁あふれが無いとき
は、１を加えない指数が、また仮数の計算で上位に１ビ
ット桁あふれがあるときには１を加えた指数が選択さ
れ、指数結果２レジスタ221にセットされる。検出手段
としての演算例外検出回路217では仮数部の桁あふれの
有無の情報を仮数部用乗除算器222より受け取り、最終
的な演算例外を検出する。符号結果２レジスタ219、演
算例外情報保持回路220、指数結果２レジスタ221に、符
号については変更を伴うことなく、それぞれのデータが
セットされる。実行の終了にあたっては符号、指数、仮
数が64ビット浮動小数点データとして以下に記すように
まとめるられ、浮動小数点レジスタに書き込まれる。符
号結果２レジスタ219の出力を最終的な符号として、演
算例外情報保持回路220の出力する制御情報に基づい
て、指数として‘0'、指数結果２レジスタ221の出力す
る数値、‘2047'の３つの値から１つをマルチプレクサ2
23で選択するとともに、仮数部としてシフタ224によ
り、仮数部乗除算器222の出力する仮数をシフトせずに
そのまま出力するか、非正規化数となる場合に右シフト
を行って出力するか、また、結果の仮数がゼロとなるよ
うに過剰にシフトして出力する。
なお、本実施例では、次命令の解読を保留させる構成
を用いたが、次命令の実行を保留させるようにしてもも
ちろんよい。
を用いたが、次命令の実行を保留させるようにしてもも
ちろんよい。
また、上記実施例では、実行に複数マシンサイクルを
要する命令として浮動小数点除算命令をあげたが、本発
明はその他の実行に複数マシンサイクルを要する命令に
も適用可能なことは明らかである。
要する命令として浮動小数点除算命令をあげたが、本発
明はその他の実行に複数マシンサイクルを要する命令に
も適用可能なことは明らかである。
発明の効果 以上の説明から明らかなように、本発明によれば、実
行に複数マシンサイクルを要する命令の実行の終了を待
つことなく後続命令を実行できるので、データ処理装置
の高速化に効果がある。
行に複数マシンサイクルを要する命令の実行の終了を待
つことなく後続命令を実行できるので、データ処理装置
の高速化に効果がある。
第１図は本発明による一実施例のデータ処理装置の全体
構成を示すブロック図、第２図は同実施例の命令制御ユ
ニットと浮動小数点乗除算ユニットを詳細に示すブロッ
ク図、第３図は同実施例の浮動小数点乗除算ユニット内
の仮数部用乗除算器を詳細に示すブロック図、第４図は
同実施例のデータ処理装置で使用する浮動小数点データ
形式を示すデータ構成図である。 ５……命令制御ユニット、10……浮動小数点乗除算ユニ
ット、105……命令タイプおよび資源競合検出回路、106
……命令解読保留条件保持回路（次命令解読保持手
段）、211……演算例外予測回路（検出手段）。
構成を示すブロック図、第２図は同実施例の命令制御ユ
ニットと浮動小数点乗除算ユニットを詳細に示すブロッ
ク図、第３図は同実施例の浮動小数点乗除算ユニット内
の仮数部用乗除算器を詳細に示すブロック図、第４図は
同実施例のデータ処理装置で使用する浮動小数点データ
形式を示すデータ構成図である。 ５……命令制御ユニット、10……浮動小数点乗除算ユニ
ット、105……命令タイプおよび資源競合検出回路、106
……命令解読保留条件保持回路（次命令解読保持手
段）、211……演算例外予測回路（検出手段）。
Claims (2)
- 【請求項１】単一マシンサイクルで実行可能な命令群
と、実行に複数マシンサイクルを要する命令群とを命令
セットとして使用する、複数の命令を同時に各々実行ユ
ニットに割り振って実行することが出来るデータ処理装
置において、 実行に複数マシンサイクルを要する命令群に属する命令
を解読したときには、一時的に次命令の解読を保留させ
る次命令解読保留手段と、 前記実行に複数マシンサイクルを要する命令群に属する
前記命令に対して、実行に伴う例外条件が発生しないた
めの十分条件を、前記実行に複数マシンサイクルを要す
る命令群に属する前記命令の実行が終了する前に検出す
る検出手段と、 該検出手段により、実行に伴う例外条件が発生しないこ
とが検出されたときには、前記実行に複数マシンサイク
ルを要する命令群に属する命令の実行の終了を待つこと
なく前記次命令解読保留手段の保留を解除して前記次命
令を解読、実行させる制御手段とを備えたことを特徴と
するデータ処理装置。 - 【請求項２】単一マシンサイクルで実行可能な命令群
と、実行に複数マシンサイクルを要する命令群とを命令
セットとして使用する、複数の命令を同時に各々実行ユ
ニットに割り振って実行することが出来るデータ処理装
置において、 実行に複数マシンサイクルを要する命令群に属する命令
を解読したときには、一時的に次命令の実行を保留させ
る次命令実行保留手段と、 前記実行に複数マシンサイクルを要する命令群に属する
前記命令に対して、実行に伴う例外条件が発生しないた
めの十分条件を、前記実行に複数マシンサイクルを要す
る命令群に属する前記命令の実行が終了する前に検出す
る検出手段と、 該検出手段により、実行に伴う例外条件が発生しないこ
とが検出されたときには、前記実行に複数マシンサイク
ルを要する命令群に属する命令の実行の終了を待つこと
なく前記次命令実行保留手段の保留を解除して前記次命
令を実行させる制御手段とを備えたことを特徴とするデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02251160A JP3089427B2 (ja) | 1990-09-20 | 1990-09-20 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02251160A JP3089427B2 (ja) | 1990-09-20 | 1990-09-20 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04130537A JPH04130537A (ja) | 1992-05-01 |
| JP3089427B2 true JP3089427B2 (ja) | 2000-09-18 |
Family
ID=17218570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02251160A Expired - Fee Related JP3089427B2 (ja) | 1990-09-20 | 1990-09-20 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089427B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2682232B2 (ja) * | 1990-11-21 | 1997-11-26 | 松下電器産業株式会社 | 浮動小数点演算処理装置 |
| JPH07244588A (ja) * | 1994-01-14 | 1995-09-19 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| US5553015A (en) * | 1994-04-15 | 1996-09-03 | International Business Machines Corporation | Efficient floating point overflow and underflow detection system |
| JP3493768B2 (ja) * | 1994-12-01 | 2004-02-03 | 松下電器産業株式会社 | データ処理装置 |
| JP3206394B2 (ja) * | 1995-10-31 | 2001-09-10 | 松下電工株式会社 | ５段パイプライン構造のプログラマブルコントローラ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4879676A (en) * | 1988-02-29 | 1989-11-07 | Mips Computer Systems, Inc. | Method and apparatus for precise floating point exceptions |
| JP2581236B2 (ja) * | 1989-11-16 | 1997-02-12 | 三菱電機株式会社 | データ処理装置 |
-
1990
- 1990-09-20 JP JP02251160A patent/JP3089427B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04130537A (ja) | 1992-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |