JPH04130537A

JPH04130537A - データ処理装置

Info

Publication number: JPH04130537A
Application number: JP2251160A
Authority: JP
Inventors: Hiroshi Nakano; 中野　拓; Masaichi Nakajima; 雅逸中島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-09-20
Filing date: 1990-09-20
Publication date: 1992-05-01
Anticipated expiration: 2015-09-18
Also published as: JP3089427B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、複数の命令を同時に実行することができるデ
ータ処理装置に関する。

従来の技術複数の命令を同時に実行することができるデータ処理装
置の一例とし・では、例えば、特開昭６３−４９８４３
号公報に示されたものがある。それは次のような装置で
ある。すなわち、　「命令バッファ、制御記憶および制
御レジスタを有する命令処理装置と、入力および出力を
備えメモリからのデータを受は取るように上記人力の１
つを上記メモリ側に接続するレジスタ・ファイル、この
レジスタ・ファイルの出力にそれぞれ接続されたステー
ジング・レジスタ、第１および第２の実行ユニットおよ
びこの実行ユニットからの出力を受は取って上記レジス
タ・ファイルに供給する出力レジスタを有する命令実行
装置とを含み、上記第１の実行ユニットは上記ステージ
ング・レジスタの２つに人力を接続させた算術論理演算
ユニットを含み、更に上記第２の実行ユニットは上記ス
テージング・レジスタの３つに人力を接続させた回転マ
スク発生手段を含む縮小命令セット・コンピュータにお
いて、上記制御記憶が、上記第１および第２の実行ユニットの
それぞれに対応する第１および第２の部分領域を有し、上記命令処理装置が、上記第１および第２の部分領域か
らの命令をそれぞれ上記第１および第２の実行ユニット
に供給するようにする経路指定手段を有し、上記出力レジスタは第１および第２の出力レジスタから
なり、上記第１および第２の実行ユニットからの出力を
上記第１および第２の出力レジスタでそれぞれ受は取り
、上記第１および第２の実行ユニットは上記レジスタ・フ
ァイルの出力を同時に受は取って並行して処理を行うよ
うにした」ことを特徴とする縮小命令セット・コンピュ
ータである。

要するに、命令を２つの主要なりラスの命令に分割し、
−度に２つの命令（各クラス１つずつ）を命令解読、実
行する方式を採用している。

発明が解決しようとする課題上記従来技術の例では、ＲＩＳＣ（縮小命令セットコン
ピュータ）プロセッサを対象とし、単一マシンサイクル
で実行可能な命令群以外に、除算命令などの、実行に複
数のマシンサイクルを要する命令を、場合によっては命
令セットとして含めてはいるが、実行に複数のマシンサ
イクルを要する命令は頻繁には発生しないとして、並列
実行命令の一方が他方よりも多くのマシンサイクルを要
する場合、命令が順に実行されるように、速い実行ユニ
ットは遅い実行ユニットの終了を待つようになっている
。

しかし、データ処理装置の用途として科学技術計算を対
象とする場合には、実行に複数のマシンサイクルを要す
る浮動小数点除算命令について、以下のような問題が発
生する。石田晴久：ギブソン・ミックスの起源について
、情報処理、ｖｏｌ、１３゜ｎｏ、５．　ｐ、ｐ、３３
３−３３４　（１９７２年５月）によると、データ処理
装置の科学技術計算性能の指標の一つであるギブソン・
ミックスを算定する場合に使用される浮動小数点除算の
出現頻度は１．５％であり、値そのものは小さいが浮動
小数点除算の実行マシンサイクル数が大きいときには浮
動小数点除算の実行が終了するまで、後続命令列を実行
しないでおくと、データ処理装置の処理能力に対して多
大の悪影響を及ぼすことになる。

本発明は、このような従来のデータ処理装置の課題に鑑
み、実行に複数マシンサイクルを要する命令が終了する
前に後続する命令列を実行することが可能なデータ処理
装置を提供することを目的とするものである。

課題を解決するための手段本発明は、実行に複数マシンサイクルを要する命令群に
属する命令を解読したときには、一時的に次命令の解読
を保留させる次命令解読保留手段と、実行に複数マシン
サイクルを要する命令群に属する命令に対して、実行に
伴う例外条件が発生しないための十分条件を実行が終了
する前に検出する検出手段と、該検出手段により、実行
に伴う例外条件が発生しないことが確定したときには、
実行に複数マシンサイクルを要する命令群に属する命令
の終了を待つことなく次命令解読保留手段の保留を解除
して後続の命令を解読、実行させる制御手段とを備えた
データ処理装置である。

また、本発明は、実行に複数マシンサイクルを要する命
令群に属する命令を解読したときは、一時的に次命令の
実行を保留させる次命令実行保留手段と、実行に複数マ
シンサイクルを要する命令群に属する命令に対して、実
行に伴う例外条件が発生しないための十分条件を実行が
終了する前に検出する検出手段と、該検出手段により、
実行に伴う例外条件が発生しないことが確定したときに
は、実行に複数マシンサイクルを要する命令群に属する
命令の終了を待つことなく次命令実行保留手段の保留を
解除して後続の命令を解読、実行させる制御手段とを備
えたデータ処理装置である。

作用実行に伴う例外条件が検出された場合には、後続する命
令列ではなく、例外に対応した処理を行う割込み処理ル
ーチンを実行しなければいけない。

つまり、実行に伴う例外条件の有無により、次に実行す
る命令が異なるのであるが、本発明は下記のように、後
続命令列を実行する場合の実行開始を前倒している。

命令によっては実行の初期段階において実行に伴う例外
条件が発生しないことを検出することが可能であり、上
記手段を用いて例外条件が発生しないことが確定した場
合には後続する命令列を実行する。

実施例以下に本発明の実施例について図面を参照しながら説明
する。

本実施例においては、実行に複数マシンサイクルを要す
る命令の具体的な例として、浮動小数点除算命令をとり
あげる。　”フイ何イスタンタ゛−ド　　フオ　ハーイ
ナリ　フローティシフ−＊０インド　７リスマテイツク
　（ＩＥＥＥ　　５ｔａｎｄａｒｄｆｏｒ　　Ｂｉｎａ
ｒｙ　　Ｆｌｏａｔｉｎｇ−Ｐｏｉｎｔ　　Ａｒ１ｔｈ
ｎ＋ｅｔｉｃ）”　　ＡＮＳＩ／ＩＥＥＥ　Ｓｔｄ　７
５４−１９８５によると、浮動小数点除算命令の実行に
は、オペランドが非数、または０１０、ｏｏ　／　ｏｏ
なとの不当オペランド例外、ゼロと異なる数をゼロで割
ろうとするときの除数ゼロ除算例外、商の絶対値が数値
表現範囲を上回ったときのオーバーフロー例外、商の絶
対値が数値表現範囲を下回ったときのアンダーフロー例
外等の割込み処理例外が考えられる。これらの例外の中
で不当オペランド例外、除数ゼロ除算例外は実質的な除
算処理を行うことなく早期に除算命令を終了させること
ができる。

浮動小数点除算命令においては第一にオペランドを仮数
部がビット正規化された形（２ｓビツトを′１′とする
）に指数と仮数を分離する。以後、指数部と仮数部につ
いてそれぞれ処理し、最後に両方の結果を一つにまとめ
て最終的な商とする。仮数部の中間的な商はビット正規
化された形か、１ビット桁落ちした形でもとまる。指数
部に対する処理は、第一段階として中間的な商に対応す
る指数部の結果を求め、第二段階として第一段階で求め
た結果から１を引いた値を求めるか、または、並行して
これら２つの数を同時に求めて仮数部の結果に応じて２
つの数の中から最終的な指数部を選択することになる。

仮数部の処理を待つことなく、指数部の中間的な計算結
果からオーバーフロー例外、またはアンダーフロー例外
を判定しようとしたとき、例外がない、仮数部の結果に
依存して例外があるかないかが決まる、例外があるの３
通りに場合分けされる。よって、仮数部の結果に依存す
る場合を除いてオーバーフロー例外、アンダーフロー例
外を発生しないための十分条件を実行の早期の段階で検
出することが可能である。

次に本発明を具体的な実施例について以下に説明する。

第１図は本発明の一実施例におけるデータ処理装置のブ
ロック図を示すものである。第１図において、ｌは命令
キャッシュであり、プログラムを構成する一連の命令の
写しが格納される。２は命令メモリ管理ユニットであり
、外部記憶装置からの命令キャッシュｌへの書き込み、
命令キャッシュ１の読み出しを管理している。３はデー
タキャッシュであり、プログラムで使用するデータの写
しが格納される。４はデータメモリ管理ユニットてあり
、外部記憶装置からのデータまたは汎用レジスタ、浮動
小数点レジスタからのデータの書き込み、データキャッ
シュ３の読み出しを管理している。５は命令制御ユニッ
トであり、命令を解読し、命令の実行を実行ユニットに
指示する。６は汎用レジスタであり、１ワード３２ビツ
トのデータを３２個格納することができ、４つの読み出
しボートと、２つの書き込みボートを有している。

７は浮動小数点レジスタであり、１ワード６４ビツトの
データを３２個格納することが出来、４つの読みだしボ
ートと、２つの書き込みボートを有している。８は汎用
演算ユニットであり、固定小数点データの算術演算、論
理演算など、浮動小数点演算を除いたすべての命令を実
行する。９は浮動小数点加減算ユニットであり、乗除算
命令を除いたすべての浮動小数点命令を実行する。１０
は浮動小数点乗除算ユニットであり、浮動小数点乗除算
命令を実行する。１１．１２．１３．１４はマルチプレ
クサである。

以下、実行に複数マシンサイクルを要する浮動小数点除
算命令とその後続命令がどのように処理されるかを特に
第１図の命令制御ユニット５と浮動小数点乗除算ユニッ
）１０を更に詳しく描いた第２図を参照して説明する。

第２図において１００はマルチプレクサ、１０１は命令
ポインタ、１０２はマルチプレクサ、１０３は加算器、
１０４は命令バッファであり、最大８個の命令を保持す
ることが可能である。１０５は命令タイプおよび資源競
合検出回路、１０６は次命令解読保留手段としての命令
解読保留条件保持回路、１０７．１０８．１０９はそれ
ぞれマルチプレクサである。

以上が第１図の命令制御ユニット５を構成している。ま
た、第２図において、２００は浮動小数点乗除算ユニッ
ト全体の制御を司る制御回路、２０１は第１オペランド
（ＯＰＩ）レジスタ、２０２は第２オペランド（ＯＦ２
）レジスタ、２０３．２０４はそれぞれ、符号、指数、
仮数分離回路および検出手段としてのオペランド例外検
出回路、２０５は符号決定回路、２０６は加算器、２０
７は減算器、２０８は減算器、２０９は加算器、２１０
はマルチプレクサ、２１１は検出手段としての演算例外
予測回路、２１２は符号結果ルジスタ、２１３は演算例
外予測情報保持回路、２１４は指数結果ｌレジスタ、２
１５は加算器、２１６は減算器、２１７は検出手段とし
ての演算例外検出回路、２１８はマルチプレクサ、２１
９は符号結果２レジスタ、２２０は演算例外情報保持回
路、２２１は指数結果２レジスタ、２２２は仮数部用乗
除算器、２２３はマルチプレクサ、２２４はシフタであ
る。以上が第１図の浮動小数点乗除算ユニット１０を構
成している。

第２図での仮数部用乗除算器２２２については第３図に
詳細に示している。第３図において３００は被演算数レ
ジスタ、３０１は演算数レジスタ、３０２はテーブル情
報格納ユニット、３０３は被乗数選択回路、３０４は乗
数選択回路Ａ、３０５は乗数選択回路Ｂ、３０６は倍数
発生回路Ａ、３０７は倍数発生回路Ｂ、３０Ｂ、３０９
．３１０は選択回路（ＳＥＬ）Ａ、　　Ｂ、　　Ｃ５３
１１は樹木状桁上げ保留加算器Ａ、３１２は樹木状桁上
げ保留加算器Ｂ、３１３．３１４はシフタ、３１５．３
１６は桁上げ保留加算器、３１７は部分桁上げレジスタ
、３１８は部分和レジスタ、３１９は桁上げ伝播加算器
Ａ、３２５は桁上げ伝播加算器Ｂ、３２６は選択回路５
ＥＬＤ、３２７は乗除算結果レジスタである。３２０か
ら３２４はレジスタ群である。第３図の乗除算器の動作
について、その除算動作については特願平１−２１００
２１号の第１図に示されているものの動作と実質的に同
じであり、乗算の場合は、それを実行するために以下が
追加されているだけのことであるので詳細な説明は省略
する。その乗算動作については、５３ビット同士の乗算
を行うために演算数レジスタ３０１から乗数ビットの上
半分が乗数選択回路へ３０４に、また乗数ビットの下半
分が乗数選択回路Ｂ５０５に人力されていること、倍数
発生回路Ａ３０６、Ｂ５０７では除算だけの場合と比べ
るとそれぞれ５個ずつ倍数を多く発生し、またこれらの
倍数を除算だけの場合と比べて多く樹木状桁上げ保留加
算器Ａ３１１、Ｂ５１２では人力していること、乗算時
には樹木状桁上げ保留加算器Ａ３１１、Ｂ５１２の出力
は被乗数と乗数の上半分の積、被乗数と乗数の下半分の
積に対応しているのでこれらを加える場合にシフタ３１
３．３１４で桁合わせのためのシフトを行うこと、乗算
の結果は桁上げ伝播加算器Ａ３１９より直接取り出すこ
とができるので選択回路３２６により、桁上げ伝播加算
器Ａ３１９の出力する乗算結果と桁上げ伝播加算器Ｂ５
２５の出力する除算結果を選択していることがこの乗算
を実行するために追加されている。なお、選択口Ｎ３２
６では２Ｂビツトを′１２とするための正規化を行って
いる。

第４図に示すように、本発明の一実施例で扱う浮動小数
点数のデータ形式はＡＮＳＩ／ＩＥＥＥ　Ｓｔｄ　７５
４−１９８５で規定されている倍精度の浮動小数点数デ
ータである。

次に、本実施例の動作について説明する。

第２図における命令タイプおよび資源競合検出回路１０
５では命令バッファ１０４より命令が有効か無効かを示
す情報を伴った３命令を同時に受は取り、３つの命令が
どの実行ユニットで実行できるのか、また各命令で使用
するオペランドは実行時に確定しているかを検出して、
データ処理装置の外部からは命令がプログラムで表され
ている順番通りに実行されていると観測されるように制
御しつつ、最大３命令をそれぞれの実行ユニットに割り
ふる。浮動小数点除算命令を解読する場合、浮動小数点
除算命令が３番目の命令であり、１番目と２番目の命令
が単一マシンサイクル実行命令で３命令ともに資源競合
の問題がないときには、３命令ともに実行ユニットに実
行を指示し、加算器１０２により命令ポインタ１０１の
出力に３を加えた値をマルチプレクサ１００により選択
し、次サイクルの命令アドレスとする。浮動小数点除算
命令が２番目の命令の場合、１番目の命令が単一マシン
サイクル命令であり、１番目、２番目の命令に資源競合
の問題がないときには担当すべき２つの実行ユニットに
実行を指示し、命令ポインタの更新は、＋２になるよう
に制御するとともに、次命令解読保留手段として命令解
読保留条件保持回路１０６に浮動小数点除算命令の実行
により、新たな解読を行わないことを示すフラグをオン
にする。このフラグのリセットはデータ処理装置を初期
設定したとき、浮動小数点除算命令に先行する命令で割
込みが発生したとき、浮動小数点除算命令でオペランド
例外が発生したとき、浮動小数点除算命令で割込み演算
例外が発生しないための十分条件を検出したとき、浮動
小数点除算命令の実行が終了したとき、以上の条件のい
ずれかが成立した場合に行われる。

命令制御ユニット５より、浮動小数点除算命令の実行を
指示された浮動小数点乗除算ユニット１０では浮動小数
点レジスタ７より、被除数オペランド、除数オペランド
をＯＰＩレジスタ２０１、ＯＰ２レジスタ２０２にセッ
トしたあと、検出手段としての、符号、指数、仮数分離
回路およびオペランド例外検出回路２０３．２０４によ
り、符号、指数、仮数を分離するとともにオペランド例
外に該当しないか調査する。オペランド例外があれば命
令解読保留条件保持回路１゛０６内の浮動小数点除算命
令の実行により、新たな解読を行わないことを示すフラ
グをリセットするとともに所望の動作を行ったあと浮動
小数点除算命令の実行を終了する。オペランド例外のな
いときには減算器２０７により、指数部に間して被除数
から除数を引き、加算器２０９により１０２３を加えた
後、マルチプレクサ２１０により選択され、検出手段と
しての演算例外予測回路２１１で割込み処理例外がない
、仮数部の結果に依存して例外があるかないかが決まる
、例外があるの３通りが調査され、例外がないと予測さ
れたときには命令解読保留条件保持装置１０６に浮動小
数点除算命令の実行による解読保留のフラグをリセット
するように指示する。命令制御ユニットではこのフラグ
のリセットにより、浮動小数点除算命令の実行終了を待
たずに後続の命令の解読を再開する。この演算例外予測
回路２１１の具体的な動作としては非正規化数を考慮に
いれて、マルチプレクサ２１０の出力する指数が−５０
から２０４６のときは例外がない、−５１または２０４
７のときは仮数部の結果に依存して例外があるかないか
が決まる、−５２以下または２０４８以上のときは例外
があると判定する。指数に対する処理とともに符号決定
回路２０５により符号が処理され、それぞれ符号結果ｌ
レジスタ２１２、演算例外予測情報保持回路２１３、指
数結果ｌレジスタ２１４にセットされる。

仮数は仮数部用乗除算器２２２に送られ、処理される。

乗算時は加算器２０６により、指数部に間して被乗数と
乗数を加え、減算器２０８により１０２３を引いた後、
マルチプレクサ２１０により選択され、演算例外予測口
！２１１で例外がない、仮数部の結果に依存して例外が
あるかないかが決まる、例外があるの３通りが調査され
るのは、除算の場合と同じであるが仮数に対する処理時
間は乗算の場合指数に対する処理時間と同じマシンサイ
クル数なので仮数の処理を持たないでよいのが大きく異
なる点である。指数結果ルジスタ２１４０指数は減算器
２１６により１を引かれた後、マルチプレクサ２１８に
より、仮数の計算で桁あふれがないときはｌを引かない
指数が、また、仮数の計算で下位に１ビット桁あぶれが
あるときには、１を引いた指数が選択され、指数結果２
レジスタ２２１にセットされる。乗算時は加算器２１５
により、指数結果ルジスタ２１４の指数に１を加えた後
、マルチプレクサ２１８により、仮数の計算で桁あぶれ
が無いときは、１を加えない指数が、また仮数の計算で
上位に１ビット桁あふれがあるときには１を加えた指数
が選択され、指数結果２レジスタ２２１にセットされる
。検出手段としての演算例外検出回路２１７では仮数部
の桁あぶれの有無の情報を仮数部用乗除算器２２２より
受は取り、最終的な演算例外を検出する。符号結果２レ
ジスタ２１９、演算例外情報保持回路２２０、指数結果
２レジスタ２２１に、符号については変更を伴うことな
く、それぞれのデータがセットされる。実行の終了にあ
たっては符号、指数、仮数が６４ビット浮動小数点デー
タとして以下に記すようにまとめるられ、浮動小数点レ
ジスタに書き込まれる。符号結果２レジスタ２１９の出
力を最終的な符号として、演算例外情報保持回路２２０
の出力する制御情報に基づいて、指数としてｔ　０１、
指数結果２レジスタ２２１の出力する数値、’２０４７
′の３つの値から１つをマルチプレクサ２２３で選択す
るとともに、仮数部としてシフタ２２４により、仮数部
乗除算器２２２の出力する仮数をシフトせずにそのまま
出力するか、非正規化数となる場合に右シフトを行って
出力するか、また、結果の仮数がゼロとなるように過剰
にシフトして出力する。

なお、本実施例では、次命令の解読を保留させる構成を
用いたが、次命令の実行を保留させるようにしてももち
ろんよい。

また、上記実施例では、実行に複数マシンサイクルを要
する命令として浮動小数点除算命令をあげたが、本発明
はその他の実行に複数マシンサイクルを要する命令にも
適用可能なことは明らかである。

発明の効果以上の説明から明らかなように、本発明によれば、実行
に複数マシンサイクルを要する命令の実行の終了を待つ
ことなく後続命令を実行できるので、データ処理装置の
高速化に効果がある。

【図面の簡単な説明】

第１図は本発明による一実施例のデータ処理装置の全体
構成を示すブロック図、第２図は同実施例の命令制御ユ
ニットと浮動小数点乗除算ユニットを詳細に示すブロッ
ク図、第３図は同実施例の浮動小数点乗除算ユニット内
の仮数部用乗除算器を詳細に示すブロック図、第４図は
同実施例のデータ処理装置で使用する浮動小数点データ
形式を示すデータ構成図である。５・・・命令制御ユニット、１０・・・浮動小数点乗除
算ユニット、１０５・・・命令タイプおよび資源競合検
出回路、１０６・・・命令解読保留条件保持回路（次命
令解読保持手段）、２１１・・・演算例外予測回路（検
出手段）。代理人　弁理士　松　１）正　道第１図第２図第３図第４図

Claims

【特許請求の範囲】

（１）単一マシンサイクルで実行可能な命令群と、実行
に複数マシンサイクルを要する命令群とを命令セットと
して使用する、複数の命令を同時に実行することが出来
るデータ処理装置において、実行に複数マシンサイクル
を要する命令群に属する命令を解読したときには、一時
的に次命令の解読を保留させる次命令解読保留手段と、
実行に複数マシンサイクルを要する命令群に属する命令
に対して、実行に伴う例外条件が発生しないための十分
条件を実行が終了する前に検出する検出手段と、該検出
手段により、実行に伴う例外条件が発生しないことが確
定したときには、実行に複数マシンサイクルを要する命
令群に属する命令の終了を待つことなく前記次命令解読
保留手段の保留を解除して後続の命令を解読、実行させ
る制御手段とを備えたことを特徴とするデータ処理装置
。
（２）単一マシンサイクルで実行可能な命令群と、実行
に複数マシンサイクルを要する命令群とを命令セットと
して使用する、複数の命令を同時に実行することが出来
るデータ処理装置において、実行に複数マシンサイクル
を要する命令群に属する命令を解読したときは、一時的
に次命令の実行を保留させる次命令実行保留手段と、実
行に複数マシンサイクルを要する命令群に属する命令に
対して、実行に伴う例外条件が発生しないための十分条
件を実行が終了する前に検出する検出手段と、該検出手
段により、実行に伴う例外条件が発生しないことが確定
したときには、実行に複数マシンサイクルを要する命令
群に属する命令の終了を待つことなく前記次命令実行保
留手段の保留を解除して後続の命令を実行させる制御手
段とを備えたことを特徴とするデータ処理装置。