JPH08221257A - データ処理装置用除算器 - Google Patents
データ処理装置用除算器Info
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- JPH08221257A JPH08221257A JP7310933A JP31093395A JPH08221257A JP H08221257 A JPH08221257 A JP H08221257A JP 7310933 A JP7310933 A JP 7310933A JP 31093395 A JP31093395 A JP 31093395A JP H08221257 A JPH08221257 A JP H08221257A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
- G06F2207/5353—Restoring division
Abstract
(57)【要約】
【課題】 整数除算命令専用のハードウエア除算器を提
供する。 【解決手段】 ハードウエア除算器は、複数の異なる除
算命令コードに応答して商の複数ビット部を発生させ
る。部分剰余がゼロの場合は、以降の除算命令を実行せ
ずに除算演算を早く終了させる。後続除算命令は現用プ
ログラミング状態レジスタ２８内にセットされるゼロ表
示フラグに応答して、当該商の残りのビットを計算す
る。それぞれが８−ビットの商を発生させる４つの異な
る除算命令コードに応答して、３２−ビット除数と６４
−ビット被除数とから、３２−ビット商と３２−ビット
剰余が生じる実施例が説明されている。
供する。 【解決手段】 ハードウエア除算器は、複数の異なる除
算命令コードに応答して商の複数ビット部を発生させ
る。部分剰余がゼロの場合は、以降の除算命令を実行せ
ずに除算演算を早く終了させる。後続除算命令は現用プ
ログラミング状態レジスタ２８内にセットされるゼロ表
示フラグに応答して、当該商の残りのビットを計算す
る。それぞれが８−ビットの商を発生させる４つの異な
る除算命令コードに応答して、３２−ビット除数と６４
−ビット被除数とから、３２−ビット商と３２−ビット
剰余が生じる実施例が説明されている。
Description
【０００１】
【発明の属する技術分野】本発明はデータ処理の分野に
関し、より詳細には、専用ハードウエア除算器を備えた
データ処理システムに関する。
関し、より詳細には、専用ハードウエア除算器を備えた
データ処理システムに関する。
【０００２】
【発明が解決しようとする課題】データ処理システム
に、整数除算演算を実行する専用ハードウエアを持たせ
ることは公知である。ハードウエアで除算演算を実現さ
せることは複雑で、普通は処理サイクル毎に１ビットの
商がつくり出される。したがって、３２ビットシステム
においては、３２ビットの除算演算を完了するために、
通常３２個のクロックサイクルが必要である。不都合に
も、このサイクルの数は完了に１サイクルから５サイク
ルかかるのが普通な他の処理動作と比較される。このこ
とは特に縮小命令セット計算システムについて言えるこ
とであり、縮小命令セット計算システムでは各命令を実
行するために必要なサイクル数を、可能な限り小さな値
に維持する努力が払われている。
に、整数除算演算を実行する専用ハードウエアを持たせ
ることは公知である。ハードウエアで除算演算を実現さ
せることは複雑で、普通は処理サイクル毎に１ビットの
商がつくり出される。したがって、３２ビットシステム
においては、３２ビットの除算演算を完了するために、
通常３２個のクロックサイクルが必要である。不都合に
も、このサイクルの数は完了に１サイクルから５サイク
ルかかるのが普通な他の処理動作と比較される。このこ
とは特に縮小命令セット計算システムについて言えるこ
とであり、縮小命令セット計算システムでは各命令を実
行するために必要なサイクル数を、可能な限り小さな値
に維持する努力が払われている。
【０００３】実行時間が長いことに対する一つの問題点
は、好ましくない長時間にわたって割込みが発生する可
能性（interrupt latency ）があることである。例外処
理ルーチンに制御を渡さなければならない処理例外が発
生すると、誤りなく例外処理ルーチンに処理が移る前
に、現在実行中の命令が完了してしまうまでシステムは
待たなけらばならない。現在実行中の命令が完了してし
まうまで待たなけらばならない必要性は、既知の条件で
プロセッサを停止させることによりデータの完全性を保
証することに起因している。完了までに多分３２サイク
ルかかる除算命令の場合、例外処理が開始する前に３２
サイクルも待つ必要があることは、システムの重大な制
約である。
は、好ましくない長時間にわたって割込みが発生する可
能性（interrupt latency ）があることである。例外処
理ルーチンに制御を渡さなければならない処理例外が発
生すると、誤りなく例外処理ルーチンに処理が移る前
に、現在実行中の命令が完了してしまうまでシステムは
待たなけらばならない。現在実行中の命令が完了してし
まうまで待たなけらばならない必要性は、既知の条件で
プロセッサを停止させることによりデータの完全性を保
証することに起因している。完了までに多分３２サイク
ルかかる除算命令の場合、例外処理が開始する前に３２
サイクルも待つ必要があることは、システムの重大な制
約である。
【０００４】この問題は、商の各ビットを計算するため
別の命令を用意することにより対処できることが以前か
ら提案されている。したがって、３２ビットの商の値を
計算するためには、３２個の命令を連続して実行しなけ
ればならないことになるであろう。この方法は、入力オ
ペランドを読出し、商の１ビットを計算して出力結果を
書込む必要があり、割込みが発生する可能性は減少する
けれども、関係するプログラムソフトウエアは非常に大
きくなる。このように、コード密度（code density）が
重要な状況のもとでは、この方法は不十分である。その
上、各命令の後に行われる読取り書込み動作のため、完
全な３２ビットの商を出力するために必要な総合計時間
が増加する。
別の命令を用意することにより対処できることが以前か
ら提案されている。したがって、３２ビットの商の値を
計算するためには、３２個の命令を連続して実行しなけ
ればならないことになるであろう。この方法は、入力オ
ペランドを読出し、商の１ビットを計算して出力結果を
書込む必要があり、割込みが発生する可能性は減少する
けれども、関係するプログラムソフトウエアは非常に大
きくなる。このように、コード密度（code density）が
重要な状況のもとでは、この方法は不十分である。その
上、各命令の後に行われる読取り書込み動作のため、完
全な３２ビットの商を出力するために必要な総合計時間
が増加する。
【０００５】この整数除算演算に関する他の問題は、比
較的大きな数のオペランドが要求されることである。３
２−ビット除数と６４−ビット被除数の場合、６４−ビ
ット商が生じ、３２ービット剰余が最下位被除数レジス
タに残っていることを考慮されたい。この場合、５個の
３２−ビットオペランドが必要であり、各命令コード毎
に１個（１個のオペランドは除数に、２個のオペランド
は非除数に、２個のオペランドは商のために）必要であ
る。この状況は、１サイクルで完了するとしても、５個
のレジスタアクセスポートが必要になる。この数は、シ
ステムに通常備えられているレジスタアクセスポートよ
りも多い。
較的大きな数のオペランドが要求されることである。３
２−ビット除数と６４−ビット被除数の場合、６４−ビ
ット商が生じ、３２ービット剰余が最下位被除数レジス
タに残っていることを考慮されたい。この場合、５個の
３２−ビットオペランドが必要であり、各命令コード毎
に１個（１個のオペランドは除数に、２個のオペランド
は非除数に、２個のオペランドは商のために）必要であ
る。この状況は、１サイクルで完了するとしても、５個
のレジスタアクセスポートが必要になる。この数は、シ
ステムに通常備えられているレジスタアクセスポートよ
りも多い。
【０００６】このレジスタアクセスポートに対する制約
に対処する一つの方法は、１つ以上のサイクルを使用
し、その中で除算命令の初めと終りでレジスタアクセス
動作を実行することであろう。この方法では、オペラン
ドの読出しに必要な回数だけレジスタアクセスポートが
使用される。多数のこのようなオペランドの必要性は克
服されるが、この解決方法には、除算命令を実行する総
合計時間を増加させるという欠点がある。各命令コード
の動作の初めと終りでレジスタアクセスが必要であるた
め、１サイクル毎にただ１ビットの商を計算することに
より割込みが発生する可能性を減少させる場合は、この
ことが特に重要になる。
に対処する一つの方法は、１つ以上のサイクルを使用
し、その中で除算命令の初めと終りでレジスタアクセス
動作を実行することであろう。この方法では、オペラン
ドの読出しに必要な回数だけレジスタアクセスポートが
使用される。多数のこのようなオペランドの必要性は克
服されるが、この解決方法には、除算命令を実行する総
合計時間を増加させるという欠点がある。各命令コード
の動作の初めと終りでレジスタアクセスが必要であるた
め、１サイクル毎にただ１ビットの商を計算することに
より割込みが発生する可能性を減少させる場合は、この
ことが特に重要になる。
【０００７】多数のオペランドが要求されるという問題
に対処する別の方法は、別々の除数／商レジスタを追加
して、主レジスタファイルの中で要求されるポートの数
を減少させることであろう。表面的には魅力的である
が、この方法では、スーパースカラー論理設計に問題が
生じる。何故ならば、別々の除数／商レジスタは１つの
資源であり、各算術論理演算装置がこの１つの資源に依
存するからである。したがって、このような配列は、処
理速度における望ましくない制約となりうる。
に対処する別の方法は、別々の除数／商レジスタを追加
して、主レジスタファイルの中で要求されるポートの数
を減少させることであろう。表面的には魅力的である
が、この方法では、スーパースカラー論理設計に問題が
生じる。何故ならば、別々の除数／商レジスタは１つの
資源であり、各算術論理演算装置がこの１つの資源に依
存するからである。したがって、このような配列は、処
理速度における望ましくない制約となりうる。
【０００８】
【課題を解決する手段】１側面から観察すると、本発明
は命令コードに応答してデータを処理する装置を提供し
ており、前記装置は、複数の異なる除算命令コードに応
答してＸビットの商の複数ビット部（multi-bit portio
ns）を発生させる専用除算回路を備えている。
は命令コードに応答してデータを処理する装置を提供し
ており、前記装置は、複数の異なる除算命令コードに応
答してＸビットの商の複数ビット部（multi-bit portio
ns）を発生させる専用除算回路を備えている。
【０００９】本発明は、それぞれが複数ビット部の商を
発生させる複数の異なる除算命令コードが用意される
と、割込みが発生する可能性が減少し、一方で各除算命
令コードの初めと終りで余計なレジスタアクセス動作を
しなければならないという難点はあまり大きくならない
ことを認識している。
発生させる複数の異なる除算命令コードが用意される
と、割込みが発生する可能性が減少し、一方で各除算命
令コードの初めと終りで余計なレジスタアクセス動作を
しなければならないという難点はあまり大きくならない
ことを認識している。
【００１０】レジスタバンクのレジスタにそれぞれ格納
されるＸ−ビット商、Ｙ−ビット被除数、Ｚ−ビット除
数を持つシステムでは、当初前記Ｙ−ビットの被除数を
格納する１つあるいはそれ以上のレジスタが、前記Ｘ−
ビットの商の発生が進行するのにともなって、Ｙ−ビッ
トの剰余を格納する働きをするという利点がある。
されるＸ−ビット商、Ｙ−ビット被除数、Ｚ−ビット除
数を持つシステムでは、当初前記Ｙ−ビットの被除数を
格納する１つあるいはそれ以上のレジスタが、前記Ｘ−
ビットの商の発生が進行するのにともなって、Ｙ−ビッ
トの剰余を格納する働きをするという利点がある。
【００１１】このように、資源として除算命令コードに
要求されるレジスタの総数は減少する。さらに、この配
列が特に適しているのは、被除数から除数の倍数を減算
することにより除算演算を進める専用除算回路であり、
これらの動作を行うことにより、最終的には全除算演算
の結果として、前に被除数を格納していたレジスタの中
に剰余が残る結果になる。
要求されるレジスタの総数は減少する。さらに、この配
列が特に適しているのは、被除数から除数の倍数を減算
することにより除算演算を進める専用除算回路であり、
これらの動作を行うことにより、最終的には全除算演算
の結果として、前に被除数を格納していたレジスタの中
に剰余が残る結果になる。
【００１２】商と被除数が６４ビットの長さで、除数が
３２ビットの長さのシステムでは、複数ビット部が８−
ビット部を含んでいることは特に都合が良い。
３２ビットの長さのシステムでは、複数ビット部が８−
ビット部を含んでいることは特に都合が良い。
【００１３】本発明の別の重要な利点は、要求された除
算演算をいくつかの複数ビット部に分割（breaking up
）することにより、実行中に被除数の値がゼロになる
と、実行を早く終了できることである。このことは、総
合的に処理速度を速くすることになる。
算演算をいくつかの複数ビット部に分割（breaking up
）することにより、実行中に被除数の値がゼロになる
と、実行を早く終了できることである。このことは、総
合的に処理速度を速くすることになる。
【００１４】他の目的とともに本発明の上記機能と利点
は、添付の図面とともに読むべき実施例の詳細な説明か
ら明らかになるであろう。
は、添付の図面とともに読むべき実施例の詳細な説明か
ら明らかになるであろう。
【００１５】
【発明の実施の形態】図１は、メモリシステム４に接続
された（集積回路の１部として形成された）プロセッサ
コア２を含むデータ処理システムを示す。
された（集積回路の１部として形成された）プロセッサ
コア２を含むデータ処理システムを示す。
【００１６】プロセッサコア２には、レジスタバンク
６、演算装置８、データ書込みレジスタ１４が含まれて
いる。プロセッサコア２とメモリシステム４の間に挿入
されているのは、命令パイプライン１６、命令デコーダ
１８、データ読出しレジスタ２０である。プロセッサコ
ア２の一部分であり、メモリシステム４のアドレス指定
をするプログラムカウンタ２２が示されている。各命令
が実行されると、命令パイプライン１６に新しい命令を
フェッチしなければならないので、プログラムカウンタ
増分器２４は、プログラムカウンタレジスタ２２の中の
プログラムカウンタの値を増分する働きをする。
６、演算装置８、データ書込みレジスタ１４が含まれて
いる。プロセッサコア２とメモリシステム４の間に挿入
されているのは、命令パイプライン１６、命令デコーダ
１８、データ読出しレジスタ２０である。プロセッサコ
ア２の一部分であり、メモリシステム４のアドレス指定
をするプログラムカウンタ２２が示されている。各命令
が実行されると、命令パイプライン１６に新しい命令を
フェッチしなければならないので、プログラムカウンタ
増分器２４は、プログラムカウンタレジスタ２２の中の
プログラムカウンタの値を増分する働きをする。
【００１７】プロセッサコア２は、各種機能ユニットの
間にＮ−ビットデータ経路（pathway ）（この場合３２
−ビットデータ経路）を含んでいる。動作する場合、命
令パイプライン１６の中の命令が命令デコーダ１８によ
ってデコードされるが、命令デコーダ１８は、プロセッ
サコア２内部の異なる機能要素に送られる各種のコア制
御信号をつくり出す。これらのコア制御信号に応答し
て、プロセッサコア２の異なる部分が、３２−ビット乗
算、３２−ビット加算、異なる精度の乗算累積（multip
ly-accumulate ）演算、３２−ビット論理演算など、３
２−ビット処理動作を遂行する。
間にＮ−ビットデータ経路（pathway ）（この場合３２
−ビットデータ経路）を含んでいる。動作する場合、命
令パイプライン１６の中の命令が命令デコーダ１８によ
ってデコードされるが、命令デコーダ１８は、プロセッ
サコア２内部の異なる機能要素に送られる各種のコア制
御信号をつくり出す。これらのコア制御信号に応答し
て、プロセッサコア２の異なる部分が、３２−ビット乗
算、３２−ビット加算、異なる精度の乗算累積（multip
ly-accumulate ）演算、３２−ビット論理演算など、３
２−ビット処理動作を遂行する。
【００１８】レジスタバンク６には、現用プログラミン
グ状態レジスタ（current programming status registe
r ）２６と退避用プログラミング状態レジスタ（saved
programming status register ）２８とが含まれてい
る。現用プログラミング状態レジスタ２６は、プロセッ
サコア２に使用する各種のフラグ条件と状態フラグを保
持している。これらのフラグには、演算装置でゼロが発
生したことや、桁上げなどが発生したことを示すフラグ
と同様、（たとえばシステムモード、ユーザモード、メ
モリ放棄モードなど）複数の処理モードフラグが含まれ
ている。これらのフラグは、各命令の最初の４ビットの
条件コードによって指定されたパラメータによって決ま
るプログラム命令の条件付き実行を制御する。バンクに
なった（複数の退避用プログラミング状態レジスタの１
つである）退避用プログラミング状態レジスタ２８は、
例外が発生すると処理モードスイッチをトリガする現用
プログラミング状態レジスタ２６の内容を一時的に格納
するために使用される。このように、より迅速にかつよ
り有効に例外処理を行うことができる。
グ状態レジスタ（current programming status registe
r ）２６と退避用プログラミング状態レジスタ（saved
programming status register ）２８とが含まれてい
る。現用プログラミング状態レジスタ２６は、プロセッ
サコア２に使用する各種のフラグ条件と状態フラグを保
持している。これらのフラグには、演算装置でゼロが発
生したことや、桁上げなどが発生したことを示すフラグ
と同様、（たとえばシステムモード、ユーザモード、メ
モリ放棄モードなど）複数の処理モードフラグが含まれ
ている。これらのフラグは、各命令の最初の４ビットの
条件コードによって指定されたパラメータによって決ま
るプログラム命令の条件付き実行を制御する。バンクに
なった（複数の退避用プログラミング状態レジスタの１
つである）退避用プログラミング状態レジスタ２８は、
例外が発生すると処理モードスイッチをトリガする現用
プログラミング状態レジスタ２６の内容を一時的に格納
するために使用される。このように、より迅速にかつよ
り有効に例外処理を行うことができる。
【００１９】レジスタバンク６には、２つの読出しポー
トと１つの書込みポートがある。書込みポートは１つの
処理サイクルで２回動作できるが、読出しポートは１つ
の処理サイクルで１回動作できるだけである。
トと１つの書込みポートがある。書込みポートは１つの
処理サイクルで２回動作できるが、読出しポートは１つ
の処理サイクルで１回動作できるだけである。
【００２０】要求されたプログラム命令語がメモリシス
テム４から取り出されると、前記命令語は命令デコーダ
１８によってデコードされプロセッサコア２の中で３２
−ビット処理が開始する。
テム４から取り出されると、前記命令語は命令デコーダ
１８によってデコードされプロセッサコア２の中で３２
−ビット処理が開始する。
【００２１】図２は、レジスタバンク６のレジスタを演
算装置８に読出す動作と、前記レジスタに演算装置８か
ら書込む動作を模式的に示している。総体的に考えて、
３２−ビット除数と６４−ビット被除数を使用した除算
演算によって、３２−ビット商と３２−ビット剰余がつ
くり出される。（後で論議する）この除算演算の性質の
ために、演算が完了すると、商は被除数の最上位部にあ
り剰余は被除数の最下位部にある。除算演算の初めで、
被除数の２つの部分と除数との読出しを実行するため、
レジスタを３回読出すことが必要である。除算演算に続
いて、商と剰余をレジスタバンク６に格納することを実
行するため、２回の書込みが必要である。必要なレジス
タ書込みを１サイクルで２回実行することができること
とは対照的に、読出しポートはサイクル毎に１回の読出
し動作を実行できるだけであるから、レジスタ読出しを
３回実行するためには２サイクルが必要である。
算装置８に読出す動作と、前記レジスタに演算装置８か
ら書込む動作を模式的に示している。総体的に考えて、
３２−ビット除数と６４−ビット被除数を使用した除算
演算によって、３２−ビット商と３２−ビット剰余がつ
くり出される。（後で論議する）この除算演算の性質の
ために、演算が完了すると、商は被除数の最上位部にあ
り剰余は被除数の最下位部にある。除算演算の初めで、
被除数の２つの部分と除数との読出しを実行するため、
レジスタを３回読出すことが必要である。除算演算に続
いて、商と剰余をレジスタバンク６に格納することを実
行するため、２回の書込みが必要である。必要なレジス
タ書込みを１サイクルで２回実行することができること
とは対照的に、読出しポートはサイクル毎に１回の読出
し動作を実行できるだけであるから、レジスタ読出しを
３回実行するためには２サイクルが必要である。
【００２２】図３は、２進数の除算を行うために使用す
るハードウエア手法を示している。この例では、被除数
Ａは＋１３であり除数Ｂは＋５である。一般的に言っ
て、被除数Ａを左にシフトして、シフトされた被除数Ａ
の最上位半分（most significant half ）から除数Ｂを
減算することにより、除算処理が進行する。この減算
は、除数の２の補数を加算することによって行われる。
るハードウエア手法を示している。この例では、被除数
Ａは＋１３であり除数Ｂは＋５である。一般的に言っ
て、被除数Ａを左にシフトして、シフトされた被除数Ａ
の最上位半分（most significant half ）から除数Ｂを
減算することにより、除算処理が進行する。この減算
は、除数の２の補数を加算することによって行われる。
【００２３】減算の結果が（結果の最上位ビットが１で
あることにより示される）負の場合、除数Ｂは被除数Ａ
の最上位半分よりも大きいので、そのサイクルに対する
商のビットは０にセットされる。対照的に、減算の結果
が（結果の最上位ビットが０であることにより示され
る）正の場合、被除数Ａの最上位半分は除数Ｂよりも大
きいので、そのサイクルに対する商のビットは１にセッ
トされる。
あることにより示される）負の場合、除数Ｂは被除数Ａ
の最上位半分よりも大きいので、そのサイクルに対する
商のビットは０にセットされる。対照的に、減算の結果
が（結果の最上位ビットが０であることにより示され
る）正の場合、被除数Ａの最上位半分は除数Ｂよりも大
きいので、そのサイクルに対する商のビットは１にセッ
トされる。
【００２４】減算の結果が負でありかつ商のビットが０
である場合、シフトされた被除数Ａの最上位半分は、サ
イクルの終りで減算される前の値に復元する。次のサイ
クルで左にシフトされた被除数Ａの最上位半分は大きな
数となることができるから、前記最上位半分が除数Ｂよ
り大である可能性は大きくなる。対照的に、減算の結果
が正でありかつ商のビットが１である場合、シフトされ
た被除数Ａの最上位半分はサイクルの終りで復元せず、
新しい部分剰余がその時の値（current ）になる。
である場合、シフトされた被除数Ａの最上位半分は、サ
イクルの終りで減算される前の値に復元する。次のサイ
クルで左にシフトされた被除数Ａの最上位半分は大きな
数となることができるから、前記最上位半分が除数Ｂよ
り大である可能性は大きくなる。対照的に、減算の結果
が正でありかつ商のビットが１である場合、シフトされ
た被除数Ａの最上位半分はサイクルの終りで復元せず、
新しい部分剰余がその時の値（current ）になる。
【００２５】図３の例から判るように、最終除算サイク
ルの終りで、当初被除数Ａを保持していたレジスタの最
上位半分に除算演算の剰余が保持され、最下位半分に商
が保持されるようになる。被除数が＋１３で除数が＋５
の場合、商は＋２で剰余は＋３である。
ルの終りで、当初被除数Ａを保持していたレジスタの最
上位半分に除算演算の剰余が保持され、最下位半分に商
が保持されるようになる。被除数が＋１３で除数が＋５
の場合、商は＋２で剰余は＋３である。
【００２６】図４は、本ハードウエア除算方法が動作す
る別の例を示している。この場合、被除数Ａは＋１２０
であり除数Ｂは＋８である。この除算の結果は、商が＋
１５で剰余は０である。復元するステップと０をセット
するステップは第１のサイクルで発生する。残りの４サ
イクルには復元動作はなく、各サイクルでそれぞれの商
のビットを１にセットする。
る別の例を示している。この場合、被除数Ａは＋１２０
であり除数Ｂは＋８である。この除算の結果は、商が＋
１５で剰余は０である。復元するステップと０をセット
するステップは第１のサイクルで発生する。残りの４サ
イクルには復元動作はなく、各サイクルでそれぞれの商
のビットを１にセットする。
【００２７】この形式の除算を使用すると、除算あふれ
をチェックする必要があることが判る。除算あふれが発
生するのは、未シフト被除数Ａの最上位半分が除数Ｂよ
り大きいときである。この場合、当初被除数Ａを保持し
ていたレジスタの最下位半分のビットの数は、商を適切
に表すために不十分になる。したがって、除算演算を進
行させてはならない。未シフト被除数Ａの最上位半分か
ら除数Ｂを減算し、結果が正の場合あふれエラーをトリ
ガすることにより、あふれのチェックは除算演算を始め
る前に行われる。
をチェックする必要があることが判る。除算あふれが発
生するのは、未シフト被除数Ａの最上位半分が除数Ｂよ
り大きいときである。この場合、当初被除数Ａを保持し
ていたレジスタの最下位半分のビットの数は、商を適切
に表すために不十分になる。したがって、除算演算を進
行させてはならない。未シフト被除数Ａの最上位半分か
ら除数Ｂを減算し、結果が正の場合あふれエラーをトリ
ガすることにより、あふれのチェックは除算演算を始め
る前に行われる。
【００２８】図５は、整数除算演算に要求されるハード
ウエアを模式的に示している。６４−ビット被除数が連
結されたレジスタＡ、Ｑにロードされるが、レジスタＡ
は上位の３２ビットを含み、レジスタＱは下位３２ビッ
トを含んでいる。正の３２−ビット除数はレジスタＢに
ロードされ、桁上げフリップフロップは１にセットされ
る。被除数は左に１ビットだけシフトされ、除数の否定
演算された値を加算することによって除数が減算され
る。相対的な大きさに関する情報は桁上げフリップフロ
ップＣで入手できることになる。Ｃ＝１のときは、Ａ≧
Ｂであり商のビット１がｑ0 の桁に挿入される。つぎに
部分剰余（partial remainder ）が左にシフトされて処
理が繰り返される。Ｃ＝０のときは、Ａ＜Ｂであり商の
ビット０がｑ0 の桁に挿入される（ｑ0 にセットする値
はシフト中にロードしてもよい）。つぎにＢの値が加算
されてＡの中の部分剰余を前の値に復元、桁上げフリッ
プフロップを１にセットする。つぎに部分剰余は左にシ
フトされ、商に必要な全ビットが形成されてしまうまで
この処理が繰り返される。
ウエアを模式的に示している。６４−ビット被除数が連
結されたレジスタＡ、Ｑにロードされるが、レジスタＡ
は上位の３２ビットを含み、レジスタＱは下位３２ビッ
トを含んでいる。正の３２−ビット除数はレジスタＢに
ロードされ、桁上げフリップフロップは１にセットされ
る。被除数は左に１ビットだけシフトされ、除数の否定
演算された値を加算することによって除数が減算され
る。相対的な大きさに関する情報は桁上げフリップフロ
ップＣで入手できることになる。Ｃ＝１のときは、Ａ≧
Ｂであり商のビット１がｑ0 の桁に挿入される。つぎに
部分剰余（partial remainder ）が左にシフトされて処
理が繰り返される。Ｃ＝０のときは、Ａ＜Ｂであり商の
ビット０がｑ0 の桁に挿入される（ｑ0 にセットする値
はシフト中にロードしてもよい）。つぎにＢの値が加算
されてＡの中の部分剰余を前の値に復元、桁上げフリッ
プフロップを１にセットする。つぎに部分剰余は左にシ
フトされ、商に必要な全ビットが形成されてしまうまで
この処理が繰り返される。
【００２９】ハードウエア除算ユニットの総合動作は、
初期部分剰余を６４ビットから３２ビットに減少させる
と同時に、商を３２ビットに増加させる傾向があること
が判る。３２−ビットの商が縦続接続されたレジスタ
（cascaded register ）へ右から入力されると、（当初
被除数であった）部分剰余の上位部は連結されたレジス
タＡ、Ｑの左端から押し出される。レジスタＢは、（デ
ータバスの）情報をロードするためにだけ要求される。
すなわち除数レジスタＢは、レジスタＡ、Ｑと同様なシ
フト機能は要求されない。
初期部分剰余を６４ビットから３２ビットに減少させる
と同時に、商を３２ビットに増加させる傾向があること
が判る。３２−ビットの商が縦続接続されたレジスタ
（cascaded register ）へ右から入力されると、（当初
被除数であった）部分剰余の上位部は連結されたレジス
タＡ、Ｑの左端から押し出される。レジスタＢは、（デ
ータバスの）情報をロードするためにだけ要求される。
すなわち除数レジスタＢは、レジスタＡ、Ｑと同様なシ
フト機能は要求されない。
【００３０】図６は、４つの連続した除算命令によっ
て、完全な３２−ビット商を分割して発生させる方法が
得られることを示している。第１の命令は、６４−ビッ
ト被除数（被除数＃１、被除数＃２）から始まって、商
の最上位８ビットを部分商（ＰＱｔ）として発生させ
る。第１の命令の後の８−ビット部分商には５６−ビッ
ト部分剰余が付随している。
て、完全な３２−ビット商を分割して発生させる方法が
得られることを示している。第１の命令は、６４−ビッ
ト被除数（被除数＃１、被除数＃２）から始まって、商
の最上位８ビットを部分商（ＰＱｔ）として発生させ
る。第１の命令の後の８−ビット部分商には５６−ビッ
ト部分剰余が付随している。
【００３１】第２の命令は、レジスタＡ、Ｑに対する入
力として第１の命令の結果、すなわち、５６−ビット部
分剰余と８−ビット部分商を持っている。つぎに第２の
命令は、前述のように、シフト、減算および回復動作に
より商の次の８−ビットの計算に進む。第２の命令の終
りで、レジスタＡ、Ｑには４８−ビット部分剰余と１６
−ビット部分商とが含まれる。
力として第１の命令の結果、すなわち、５６−ビット部
分剰余と８−ビット部分商を持っている。つぎに第２の
命令は、前述のように、シフト、減算および回復動作に
より商の次の８−ビットの計算に進む。第２の命令の終
りで、レジスタＡ、Ｑには４８−ビット部分剰余と１６
−ビット部分商とが含まれる。
【００３２】同様に第１と第２の命令に続いて、第３の
命令も４０−ビット部分剰余と２４−ビット部分商を発
生させる。
命令も４０−ビット部分剰余と２４−ビット部分商を発
生させる。
【００３３】最終除算命令、すなわち第４の命令は、入
力として４０−ビット部分剰余と２４ビットの部分商を
とり、最終的に希望する３２−ビット剰余と３２−ビッ
ト商を発生させる。剰余と商は、それぞれレジスタＡ、
Ｑの中に保持される。
力として４０−ビット部分剰余と２４ビットの部分商を
とり、最終的に希望する３２−ビット剰余と３２−ビッ
ト商を発生させる。剰余と商は、それぞれレジスタＡ、
Ｑの中に保持される。
【００３４】図５に戻ると、各命令の初めで、除数はレ
ジスタＢにロードされ、被除数、部分剰余および部分商
のオペランドはレジスタＡ、Ｑにロードされる。マルチ
プレクサ３０はレジスタＡの入力の値を選択する働きを
し、マルチプレクサ３２は、レジスタＱの入力の値を選
択する。マルチプレクサ３２は除算演算のシフト、減算
および回復のサイクルが行われる間に、減算演算を実行
する３２−ビット加算器３４からの桁上げビットを、レ
ジスタＱの最下位ビットｑ0 に選択的に送る働きをす
る。同時にマルチプレクサ３０は、これらのサイクル中
に３２−ビット加算器３４の出力を選択してレジスタＡ
に入れる働きをするが、前記サイクルの間、レジスタＢ
に格納された除数は、商ビット１と新しい部分剰余の値
とに対応する現在の部分剰余より小さいが、それ以外の
場合はレジスタＡに格納された値は変化しない。
ジスタＢにロードされ、被除数、部分剰余および部分商
のオペランドはレジスタＡ、Ｑにロードされる。マルチ
プレクサ３０はレジスタＡの入力の値を選択する働きを
し、マルチプレクサ３２は、レジスタＱの入力の値を選
択する。マルチプレクサ３２は除算演算のシフト、減算
および回復のサイクルが行われる間に、減算演算を実行
する３２−ビット加算器３４からの桁上げビットを、レ
ジスタＱの最下位ビットｑ0 に選択的に送る働きをす
る。同時にマルチプレクサ３０は、これらのサイクル中
に３２−ビット加算器３４の出力を選択してレジスタＡ
に入れる働きをするが、前記サイクルの間、レジスタＢ
に格納された除数は、商ビット１と新しい部分剰余の値
とに対応する現在の部分剰余より小さいが、それ以外の
場合はレジスタＡに格納された値は変化しない。
【００３５】前述の通り、本発明は（除算動作を）早く
終了させる可能性を高める働きをする。より詳細には、
６４入力ＮＯＲゲート３６は、除算演算が進行するのに
ともなって発生する部分剰余の現在値を監視する働きを
している。部分剰余の値が０になると、最終結果に到着
するためのシフト、減算および回復動作は必要がなくな
り、既に計算された商ビットより低位の商ビットはすべ
て０に等しくなる。この場合、商の最終的な値を発生す
るため、０の商ビットを低位の桁に送って、低位の桁に
送られる未計算の商ビットに等しい桁数だけ、部分商
（ＰＱｔ）を左にシフトする必要がある。ＮＯＲゲート
３６をレジスタＡ、Ｑの部分剰余にだけ対応させるた
め、ブランキング回路３８がレジスタＱとＮＯＲゲート
３６との間に挿入される。ブランキング回路は、部分剰
余（ＰＱｔ）によって現在占有されている桁に対応する
ビットの値が通過することを逐次（progressively ）遮
断する。部分剰余の有効ビットのすべての桁で部分剰余
が０になることを検出するＮＯＲゲート３６の動作を妨
害しないように、ブランキング回路３８が遮断する低位
ビットの入力には０の値が供給される。
終了させる可能性を高める働きをする。より詳細には、
６４入力ＮＯＲゲート３６は、除算演算が進行するのに
ともなって発生する部分剰余の現在値を監視する働きを
している。部分剰余の値が０になると、最終結果に到着
するためのシフト、減算および回復動作は必要がなくな
り、既に計算された商ビットより低位の商ビットはすべ
て０に等しくなる。この場合、商の最終的な値を発生す
るため、０の商ビットを低位の桁に送って、低位の桁に
送られる未計算の商ビットに等しい桁数だけ、部分商
（ＰＱｔ）を左にシフトする必要がある。ＮＯＲゲート
３６をレジスタＡ、Ｑの部分剰余にだけ対応させるた
め、ブランキング回路３８がレジスタＱとＮＯＲゲート
３６との間に挿入される。ブランキング回路は、部分剰
余（ＰＱｔ）によって現在占有されている桁に対応する
ビットの値が通過することを逐次（progressively ）遮
断する。部分剰余の有効ビットのすべての桁で部分剰余
が０になることを検出するＮＯＲゲート３６の動作を妨
害しないように、ブランキング回路３８が遮断する低位
ビットの入力には０の値が供給される。
【００３６】部分剰余が０であることをＮＯＲゲート３
６が検出すると、信号が発行されてＣＰＳＲレジスタ２
６のゼロ結果フラグ（Ｚｆｌａｇ）をセットする。つぎ
に、部分商を最終の３２−ビット商に揃えるため適切な
量だけ部分商が左にシフトされる。除算命令は条件付き
命令であって、ＣＰＳＲレジスタ２６のゼロフラグ（Ｚ
ｆｌａｇ）がセットされていると、除算命令の条件フラ
グは、除算命令をスキップしなければならないことを示
している。このように動作する条件付き命令セットは、
アドバンスドＲＩＳＣマシン株式会社製のＡＲＭ６マイ
クロプロセッサのようなマイクロプロセッサから知られ
ている。これに代わるものとして、除算命令の間に、標
準アーキテクチャーシステムの条件付きブランチ命令を
使用して早く終了させてもよい。
６が検出すると、信号が発行されてＣＰＳＲレジスタ２
６のゼロ結果フラグ（Ｚｆｌａｇ）をセットする。つぎ
に、部分商を最終の３２−ビット商に揃えるため適切な
量だけ部分商が左にシフトされる。除算命令は条件付き
命令であって、ＣＰＳＲレジスタ２６のゼロフラグ（Ｚ
ｆｌａｇ）がセットされていると、除算命令の条件フラ
グは、除算命令をスキップしなければならないことを示
している。このように動作する条件付き命令セットは、
アドバンスドＲＩＳＣマシン株式会社製のＡＲＭ６マイ
クロプロセッサのようなマイクロプロセッサから知られ
ている。これに代わるものとして、除算命令の間に、標
準アーキテクチャーシステムの条件付きブランチ命令を
使用して早く終了させてもよい。
【００３７】図１に示す命令デコーダおよび論理制御ユ
ニット１８は、部分剰余の値に依存して隣接除算命令間
のデータ処理を中断する手段の役目をしている。上の例
では各除算命令毎に１つ計算された複数ビット部の商
は、８−ビット部である。これらの複数ビット部は、割
込みが発生する可能性とコード密度との間の適切なトレ
ードオフに依存して別の大きさにしてもよい。
ニット１８は、部分剰余の値に依存して隣接除算命令間
のデータ処理を中断する手段の役目をしている。上の例
では各除算命令毎に１つ計算された複数ビット部の商
は、８−ビット部である。これらの複数ビット部は、割
込みが発生する可能性とコード密度との間の適切なトレ
ードオフに依存して別の大きさにしてもよい。
【００３８】図５に示す除算器ハードウエアは、使用で
きるハードウエアの一例に過ぎないことが判る。異なる
除算器ハードウエアを使用すれば、それぞれが複数ビッ
ト部の商を発生させなければならない複数の除算命令を
有する利点からの利益を享受することさえ可能である。
多数の異なる除算器ハードウエアの実現については、当
業者には公知である。
きるハードウエアの一例に過ぎないことが判る。異なる
除算器ハードウエアを使用すれば、それぞれが複数ビッ
ト部の商を発生させなければならない複数の除算命令を
有する利点からの利益を享受することさえ可能である。
多数の異なる除算器ハードウエアの実現については、当
業者には公知である。
【００３９】以上、添付図面を参照して本発明の実施例
を詳細に説明してきたが、本発明はこれらの精密な実施
例に限定されるものではなく、当業者ならば、本発明の
範囲と精神から逸脱せずに、添付の請求の範囲に定義さ
れているような各種の変更や修正ができることを理解さ
れたい。
を詳細に説明してきたが、本発明はこれらの精密な実施
例に限定されるものではなく、当業者ならば、本発明の
範囲と精神から逸脱せずに、添付の請求の範囲に定義さ
れているような各種の変更や修正ができることを理解さ
れたい。
【図１】集積回路マイクロプロセッサの形をしたデータ
処理システムを示す図。
処理システムを示す図。
【図２】レジスタバンクと演算装置の間で転送されるデ
ータ値を示す模式図。
ータ値を示す模式図。
【図３】シフト−減算−復元する除算演算の第１の例を
示す図 。
示す図 。
【図４】シフト−減算−復元する除算演算の第２の例を
示す図。
示す図。
【図５】ハードウエア除算器を示す図。
【図６】異なる除算命令に応答して実行する動作を示す
模式図。
模式図。
２ プロセッサコア ４ メモリシステム ６ レジスタバンク ８ 演算装置 １４ データ書込みレジスタ １６ 命令パイプライン １８ 命令デコーダ ２０ データ読出しレジスタ ２２ プログラムカウンタレジスタ ２４ プログラムカウンタ増分器 ２６ 現用プログラミング状態レジスタ ２８ 退避用プログラミング状態レジスタ ３０ マルチプレクサ ３２ マルチプレクサ ３４ ３２−ビット加算器 ３６ ６４入力ＮＯＲゲート ３８ ブランキング回路 Ｃ 桁上げフリップフロップ
Claims (14)
- 【請求項１】 命令コードに応答してデータを処理する
装置であって、 複数の異なる除算命令コードに応答して、それぞれの複
数ビット部のＸ−ビット商を発生させる専用除算回路、
を含むことを特徴とする装置。 - 【請求項２】 請求項１記載の装置であって、前記Ｘ−
ビット商はＹ−ビット被除数とＺ−ビット除数から発生
することを特徴とする装置。 - 【請求項３】 請求項２記載の装置であって、各レジス
タがそれぞれ前記Ｘ−ビット商、Ｙ−ビット被除数およ
びＺ−ビット除数を格納する複数のレジスタバンクを含
むことを特徴とする装置。 - 【請求項４】 請求項３記載の装置であって、 当初前記Ｙ−ビット被除数を格納する１つあるいはそれ
以上のレジスタは、前記Ｘ−ビット商の発生が進行する
のにつれてＹ−ビット剰余を格納することを特徴とする
装置。 - 【請求項５】 請求項３記載の装置であって、ｎx 、ｎ
y 、ｎz を整数として、前記レジスタのそれぞれは、Ｎ
ビットの整数倍、すなわち、Ｘ＝ｎx ＊Ｎ、Ｙ＝ｎy ＊
Ｎ、およびＺ＝ｎz ＊Ｎビットを格納することを特徴と
する装置。 - 【請求項６】 請求項５記載の装置であって、前記レジ
スタバンクは、それぞれのレジスタに同時にアクセスで
きる３つのデータ経路を持っていることを特徴とする装
置。 - 【請求項７】 請求項１記載の装置であって、ｎmbp が
整数で複数ビット部はオーバーラップしていないとし
て、前記Ｘ−ビット商はｎmbp 個の前記複数ビット部を
含むことを特徴とする装置。 - 【請求項８】 請求項１記載の装置であって、前記複数
ビット部は、８−ビット部を含むことを特徴とする装
置。 - 【請求項９】 請求項２記載の装置であって、Ｘ＝Ｙ＝
６４でかつＺ＝３２であることを特徴とする装置。 - 【請求項１０】 請求項１記載の装置であって、隣接す
る除算命令コードの間で動作可能な割込み手段を含むこ
とを特徴とする装置。 - 【請求項１１】 請求項１記載の装置であって、初期被
除数がゼロのときは、除算命令コードに対する前記初期
被除数に応答して、前記除算命令コードをスキップする
手段を含むことを特徴とする装置。 - 【請求項１２】 請求項１１記載の装置であって、前記
初期被除数がゼロのときは、前記除算命令コードは、命
令をスキップしなければならないことを示すフラグを持
つ条件付き実行フィールドを含むことを特徴とする装
置。 - 【請求項１３】 請求項１記載の装置であって、集積回
路マイクロプロセッサを含むことを特徴とする装置。 - 【請求項１４】 命令コードに応答してデータを処理す
る方法であって、 複数の異なる除算命令コードに応答して、専用除算回路
を使用してＸ−ビット商のそれぞれの複数ビット部を発
生させるステップを、含むことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB94257862 | 1994-12-21 | ||
| GB9425786A GB2296350B (en) | 1994-12-21 | 1994-12-21 | Data processing divider |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08221257A true JPH08221257A (ja) | 1996-08-30 |
Family
ID=10766280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7310933A Pending JPH08221257A (ja) | 1994-12-21 | 1995-11-29 | データ処理装置用除算器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5748518A (ja) |
| JP (1) | JPH08221257A (ja) |
| GB (1) | GB2296350B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002073323A (ja) * | 2000-08-28 | 2002-03-12 | Matsushita Electric Ind Co Ltd | 演算処理装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898865A (en) * | 1997-06-12 | 1999-04-27 | Advanced Micro Devices, Inc. | Apparatus and method for predicting an end of loop for string instructions |
| US6032252A (en) * | 1997-10-28 | 2000-02-29 | Advanced Micro Devices, Inc. | Apparatus and method for efficient loop control in a superscalar microprocessor |
| US6094669A (en) * | 1998-04-08 | 2000-07-25 | Advanced Micro Devices, Inc. | Circuit and method for determining overflow in signed division |
| US6125380A (en) * | 1998-04-13 | 2000-09-26 | Winbond Electronics Corporation | Dividing method |
| US7167891B2 (en) | 2003-03-21 | 2007-01-23 | Intel Corporation | Narrow data path for very high radix division |
| US8819098B2 (en) | 2010-11-23 | 2014-08-26 | International Business Machines Corporation | Computation of a remainder by division using pseudo-remainders |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4065666A (en) * | 1976-10-15 | 1977-12-27 | Rca Corporation | Multiply-divide unit |
| US4224676A (en) * | 1978-06-30 | 1980-09-23 | Texas Instruments Incorporated | Arithmetic logic unit bit-slice with internal distributed iterative control |
| US4555768A (en) * | 1983-06-07 | 1985-11-26 | Rca Corporation | Digital signal processing system employing logarithms to multiply and divide |
| JPS60164837A (ja) * | 1984-02-07 | 1985-08-27 | Nec Corp | 除算装置 |
| CA1252213A (en) * | 1986-08-28 | 1989-04-04 | Andrew G. Deczky | Digital signal processor with divide function |
| US4881193A (en) * | 1986-09-04 | 1989-11-14 | Hitachi, Ltd. | Rational number operation unit for reduction |
| US4860241A (en) * | 1986-10-30 | 1989-08-22 | Harris Corporation | Method and apparatus for cellular division |
| US4916531A (en) * | 1988-03-23 | 1990-04-10 | Data Translation, Inc. | Color video processing circuitry |
| US4872214A (en) * | 1988-04-01 | 1989-10-03 | Digital Equipment Corporation | Method and apparatus for high performance division |
| JPH07104784B2 (ja) * | 1990-04-03 | 1995-11-13 | 富士ゼロックス株式会社 | デジタルデータ処理装置 |
| JP2535252B2 (ja) * | 1990-10-17 | 1996-09-18 | 三菱電機株式会社 | 並列処理装置 |
| JPH04172526A (ja) * | 1990-11-07 | 1992-06-19 | Toshiba Corp | 浮動小数点除算器 |
| JPH04283831A (ja) * | 1991-03-13 | 1992-10-08 | Fujitsu Ltd | 除算器 |
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| US5611029A (en) * | 1995-01-31 | 1997-03-11 | Compaq Computer Corporation | Run slice line draw engine with non-linear shading capabilities |
-
1994
- 1994-12-21 GB GB9425786A patent/GB2296350B/en not_active Expired - Fee Related
-
1995
- 1995-08-03 US US08/510,712 patent/US5748518A/en not_active Expired - Lifetime
- 1995-11-29 JP JP7310933A patent/JPH08221257A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002073323A (ja) * | 2000-08-28 | 2002-03-12 | Matsushita Electric Ind Co Ltd | 演算処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5748518A (en) | 1998-05-05 |
| GB2296350B (en) | 1999-10-06 |
| GB2296350A (en) | 1996-06-26 |
| GB9425786D0 (en) | 1995-02-22 |
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