JPS60164837A - 除算装置 - Google Patents
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- JPS60164837A JPS60164837A JP59019502A JP1950284A JPS60164837A JP S60164837 A JPS60164837 A JP S60164837A JP 59019502 A JP59019502 A JP 59019502A JP 1950284 A JP1950284 A JP 1950284A JP S60164837 A JPS60164837 A JP S60164837A
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- G06F7/535—Dividing only
- G06F7/537—Reduction of the number of iteration steps or stages, e.g. using the Sweeny-Robertson-Tocher [SRT] algorithm
- G06F7/5375—Non restoring calculation, where each digit is either negative, zero or positive, e.g. SRT
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はデータ処理装置におけるデータ演算用除算装置
に関し、特に除数の近似逆数をめて。
に関し、特に除数の近似逆数をめて。
該近似逆数を基に商を得るようにした除算装置に関する
ものである◇ 〔従来技術〕 従来、この種の除算装置として、特願昭５５−１１５５
３２号の明細書に記載されたものがある。
ものである◇ 〔従来技術〕 従来、この種の除算装置として、特願昭５５−１１５５
３２号の明細書に記載されたものがある。
即ち、この除算装置は、第１図に示すように、板部会商
（または部外剰余）レジスタ１．補正数レジスタ２２乗
算回路３．逆数表メモリ４１乗数しジメタ５９部分商レ
ジス身６２部分商補正回路７分剰余）レジスタ１には被
除数と乗算回路３の出力が供給される。補正数レジスタ
２には除数と乗算回路３の出力が供給される。乗算回路
３には八人力として前記レジスタ１および２の出力が選
択的に供給され、Ｂ入力には前記レジスタ１および２の
出力が選択的に供給され２Ｍ入力には乗数レジスタ５の
出力が供給される。逆数表メモリ４には補正数レジスタ
２の出力の一部が供給される。
（または部外剰余）レジスタ１．補正数レジスタ２２乗
算回路３．逆数表メモリ４１乗数しジメタ５９部分商レ
ジス身６２部分商補正回路７分剰余）レジスタ１には被
除数と乗算回路３の出力が供給される。補正数レジスタ
２には除数と乗算回路３の出力が供給される。乗算回路
３には八人力として前記レジスタ１および２の出力が選
択的に供給され、Ｂ入力には前記レジスタ１および２の
出力が選択的に供給され２Ｍ入力には乗数レジスタ５の
出力が供給される。逆数表メモリ４には補正数レジスタ
２の出力の一部が供給される。
乗数レジスタ５には、定数と乗算回路３の出力の一部と
逆数表メモリ４の出力が選択的に供給される。部分商レ
ジスタ６には乗数レジスタ５の出力が供給される。部分
商補正回路７には２部分商レジスタ６の出力と乗数レジ
スタ５の出力が供給される。商レジスタ８には２部分商
補正回路７の出力を逐次シフトインするため部分商補正
回路７の出力および商レジスタ８自身の出力の一部が供
給される。
逆数表メモリ４の出力が選択的に供給される。部分商レ
ジスタ６には乗数レジスタ５の出力が供給される。部分
商補正回路７には２部分商レジスタ６の出力と乗数レジ
スタ５の出力が供給される。商レジスタ８には２部分商
補正回路７の出力を逐次シフトインするため部分商補正
回路７の出力および商レジスタ８自身の出力の一部が供
給される。
次に、この除算装置の計算原理を具体的数値をあげて説
明する。以下の例はｇ＝１００の場合で。
明する。以下の例はｇ＝１００の場合で。
被除数ＲＲ＝０．１２３４５６ 、除数ＲＤ＝０．４５
６７８９′の場′合である。即ち。
６７８９′の場′合である。即ち。
０．１２３４５６ ÷０．４５６７８９をめる。
０．４５６７８９の近似逆数ｒは２．１８９とする。即
ち。
ち。
ｒ＝２．１８９
である。また、除数ＲＤと近似逆数ｒとの積である補正
数りは。
数りは。
Ｄ ＝ ｒ Ｘ ＲＤ ＝ ０．９９９９１１＋ある。
また、被除数ＲＲと近似逆数ｒとの積は。
ｒ Ｘ ＲＲ＝ ０．２７０２４５
である。そして、１番目の板部会商（即ち部分剰余）
Ｒ１は、（ｒＸＲＲ）を１倍して得られる。即ち・ Ｒ１＝ １００Ｘ（ｒＸＲＲ） ＝２７．０２４５であ
る。１番目の部分商Ｐ１は、１番目の板部会商Ｒ１の小
数点以下を四捨五入して得られる。即ち。
Ｒ１は、（ｒＸＲＲ）を１倍して得られる。即ち・ Ｒ１＝ １００Ｘ（ｒＸＲＲ） ＝２７．０２４５であ
る。１番目の部分商Ｐ１は、１番目の板部会商Ｒ１の小
数点以下を四捨五入して得られる。即ち。
Ｐ１＝２７
である。２番目の板部会商Ｒ２は、１番目の板部会商Ｒ
１から、補正数りと１番目の部分商Ｐ１との積を減じた
差を１倍して得られる。即ち。
１から、補正数りと１番目の部分商Ｐ１との積を減じた
差を１倍して得られる。即ち。
Ｒ２＝（Ｒ１−Ｐ、ＸＤ）Ｘ１００＝２．６９０３であ
る０２番目の部分商Ｐ２は、上記同様、２番目の板部会
商Ｒ２の小数点以下を四捨五入して得られる。即ち。
る０２番目の部分商Ｐ２は、上記同様、２番目の板部会
商Ｒ２の小数点以下を四捨五入して得られる。即ち。
Ｐ２＝０３
である。なお１部分商補正手段は、２番目の板部会商Ｒ
２が正だから、１番目の部分商Ｐ１からＯを減じた値（
即ち、２７）を、商め上位から１番目の部分商ｐ／１と
する。即ち。
２が正だから、１番目の部分商Ｐ１からＯを減じた値（
即ち、２７）を、商め上位から１番目の部分商ｐ／１と
する。即ち。
Ｐ’１＝ ２７
である。
次に、３番目の板部会商Ｒ３は、上述した２着目の板部
会商Ｒ２と同様にして得られる。即ち。
会商Ｒ２と同様にして得られる。即ち。
Ｒ３＝（Ｒ２−Ｐ２×Ｄ）×１００−６９．０５６７で
ある（ここで、Ｒ３＝−３ｏ、９４３３であるが。
ある（ここで、Ｒ３＝−３ｏ、９４３３であるが。
１００を法とする表示で表わす）。３番目の部分子へ）
商Ｐ３は、上述と同様、３番目の板部会商Ｒ３の小数点
以下を四捨五入して得られる。即ち。
以下を四捨五入して得られる。即ち。
ｐ３＝ ６９
である。々お１部分商補正手段は、３番目の板部会商Ｒ
３が負だから、２番目の部分商Ｐ２から１を減じた値（
即ち、０２）を、商の上位から２番目の部分商ｐ／２と
する。即ち、゛ Ｐ’２： ０２ である。
３が負だから、２番目の部分商Ｐ２から１を減じた値（
即ち、０２）を、商の上位から２番目の部分商ｐ／２と
する。即ち、゛ Ｐ’２： ０２ である。
次に、４番目の板部会商Ｒ４は、同様に得られ。
Ｒ４＝（Ｒ６−Ｐ３ＸＤ）Ｘ１００＝６．２８４１であ
る。また、４番目の部分商Ｐ４も同−一得られ。
る。また、４番目の部分商Ｐ４も同−一得られ。
Ｐ４＝０６
である。ただし、とのＰ４は商の有効格数外であ゛シネ
用である。なお９部分商補正手験は、４番目の板部会商
Ｒ４が正だから、３番目の部分商Ｐ３゛からＯを減じた
値（即ち、６９）を、商の上位から３番目の部分商Ｐ′
３とする。即ち。
用である。なお９部分商補正手験は、４番目の板部会商
Ｒ４が正だから、３番目の部分商Ｐ３゛からＯを減じた
値（即ち、６９）を、商の上位から３番目の部分商Ｐ′
３とする。即ち。
（６）
Ｐ’３＝ ６９
である。
そして、商レジスタには１部分商補正手段の出力”＋
Ｉ Ｐ’２ 、 ｐｔ３を基に、小数点を考慮した正し
い商が得られる。即ち、商レジスタには、正しい商 ０．２７０２６９ が得られる。
Ｉ Ｐ’２ 、 ｐｔ３を基に、小数点を考慮した正し
い商が得られる。即ち、商レジスタには、正しい商 ０．２７０２６９ が得られる。
このような構成の除算装置では、補正数りをめる処理と
、第１番目の板部会商（部分剰余）Ｒ１をめる処理と、
ｉ番目の部分商Ｐｉをめ、さらに（ｉ＋１）番目の板部
会商（部分剰余） Ｒ４＋ｉをめる処理が同一の金物（
乗算回路３等を含む）で実行される結果となシ、一つの
除算処理が終了するまで次の除算処理が実行できず、ベ
クトル処理における１マシンサイクル尚シ１要素という
ような高い処理能力が得られなかった。
、第１番目の板部会商（部分剰余）Ｒ１をめる処理と、
ｉ番目の部分商Ｐｉをめ、さらに（ｉ＋１）番目の板部
会商（部分剰余） Ｒ４＋ｉをめる処理が同一の金物（
乗算回路３等を含む）で実行される結果となシ、一つの
除算処理が終了するまで次の除算処理が実行できず、ベ
クトル処理における１マシンサイクル尚シ１要素という
ような高い処理能力が得られなかった。
本発明の目的は、１回の繰返しで複数ビットの商を誤差
なくめることができると共に、１マシンサイクル当り１
要素というような極めて高い処理能力を有する除算装置
を提供することにある。
なくめることができると共に、１マシンサイクル当り１
要素というような極めて高い処理能力を有する除算装置
を提供することにある。
本発明によれば、被除数と除数とからｇ進数で所定桁数
Ｎ（ただしＮは２以上の整数）の商をめる除算装置にお
いて。
Ｎ（ただしＮは２以上の整数）の商をめる除算装置にお
いて。
前記除数の近似逆数をめる手段（第２図の３００）と。
前記除数と前記近似逆数との積でおる補正数をめる手段
（第２図の４００）と。
（第２図の４００）と。
前記被除数に前記近似逆数を乗じて１番目の板部会商Ｒ
４をめる乗算手段（第２図の５００）とｐ ｉ番目の板部会商Ｒｉの所定桁以下を基準値以上の時切
り上げ基準値より小さい時切り捨ててｉ番目の部分商Ｐ
ｉをめるＮ個の丸め手段（第２図の７００．・・・、７
７０）と。
４をめる乗算手段（第２図の５００）とｐ ｉ番目の板部会商Ｒｉの所定桁以下を基準値以上の時切
り上げ基準値より小さい時切り捨ててｉ番目の部分商Ｐ
ｉをめるＮ個の丸め手段（第２図の７００．・・・、７
７０）と。
前記ｉ番目の板部会商Ｒ１から、前記ｉ番目の部分商Ｐ
ｉと前記補正数との積を減じた差をｇ倍して。
ｉと前記補正数との積を減じた差をｇ倍して。
（ｉ＋１）番目の板部会商Ｒｉ＋１をめるＮ個の部分除
算手段（第２図の６００．・・・、６７０）と。
算手段（第２図の６００．・・・、６７０）と。
前記（ｉ＋１）番目の板部会商Ｒｉ＋１の正または負に
応じてｉ番目の部分商Ｐｉから０または１を減じた値の
法ｇの上値を、商の上位からｉ番目の部分商とするＮ個
の部分商補正手段（第２図の８００゜・・・、８７０）
とを含み。
応じてｉ番目の部分商Ｐｉから０または１を減じた値の
法ｇの上値を、商の上位からｉ番目の部分商とするＮ個
の部分商補正手段（第２図の８００゜・・・、８７０）
とを含み。
該部分商補正手段の出力を基に、正しい商を得るように
した除算装置が得られる。
した除算装置が得られる。
即ち１本発明では、補正数をめる処理と１番目の板部会
商（部分剰余）Ｒ１をめる処理を並行に実行できること
を可能としたと共に、各繰返しの板部会商（部分剰余）
をめる処理２部分商Ｐｉを補正する処理等をノ４イブラ
イン化した。
商（部分剰余）Ｒ１をめる処理を並行に実行できること
を可能としたと共に、各繰返しの板部会商（部分剰余）
をめる処理２部分商Ｐｉを補正する処理等をノ４イブラ
イン化した。
次に本発明の実施例について図面を参照して説明する。
第２図を参照すると９本発明の一実施例による除算装置
は、被除数レジスタ１００．除数レジスタ２００．逆数
表メモリ３０〇−補正数用乗算回路４００．第１番目の
板部会商（部分剰余）Ｒ１（９） をめる乗算回路５００１部分除算回路６００゜６１０、
・・・、６７０．部分商用加算回路７００゜７１０、・
・・、７７０．部分商補正回路８００゜８１０、・・・
、８７０ 、符号検出回路９００１部分商同期回路９５
０．結果レジスタ１０００を有する。被除数レジスタ１
００には被除数が格納され。
は、被除数レジスタ１００．除数レジスタ２００．逆数
表メモリ３０〇−補正数用乗算回路４００．第１番目の
板部会商（部分剰余）Ｒ１（９） をめる乗算回路５００１部分除算回路６００゜６１０、
・・・、６７０．部分商用加算回路７００゜７１０、・
・・、７７０．部分商補正回路８００゜８１０、・・・
、８７０ 、符号検出回路９００１部分商同期回路９５
０．結果レジスタ１０００を有する。被除数レジスタ１
００には被除数が格納され。
除数レジスタ２００には除数が格納される。逆数表メモ
リ３００には、除数レジスタ２００の出力の一部が供給
される。補正数用乗算回路４００のａ入力には除数レジ
スタ２００の出力が供給され。
リ３００には、除数レジスタ２００の出力の一部が供給
される。補正数用乗算回路４００のａ入力には除数レジ
スタ２００の出力が供給され。
ｍ入力には逆数表メモリ３００の出力が供給される。板
部会商（部分剰余）Ｒ１をめる乗算回路５００のａ入力
には被除数レジスタ１００の出力が供給され２ｍ入力に
は逆数表メモリ３００の出力が供給される。部分除算回
路６００のａ入力。
部会商（部分剰余）Ｒ１をめる乗算回路５００のａ入力
には被除数レジスタ１００の出力が供給され２ｍ入力に
は逆数表メモリ３００の出力が供給される。部分除算回
路６００のａ入力。
ｂ入力にはそれぞれ乗算回路５００のｅ、８出力が供給
され、ｉ入力には２乗算回路４００の出力が供給され、
ｍ入力には部分商用加算回路７００の出力が供給される
。部分除算回路６１０，６２０゜・・・、６７０のａ入
力、ｂ入力、１人力には、それ（１０） ぞれ部分除算回路６００，６１０，６２０．・・・。
され、ｉ入力には２乗算回路４００の出力が供給され、
ｍ入力には部分商用加算回路７００の出力が供給される
。部分除算回路６１０，６２０゜・・・、６７０のａ入
力、ｂ入力、１人力には、それ（１０） ぞれ部分除算回路６００，６１０，６２０．・・・。
６６０のＣ出力、Ｓ出力、０出力が供給される。
部分商用加算回路７００のａ、ｂ入力には、それぞれ９
乗算回路５００のＣ出力の一部とＳ出力の一部が供給さ
れる。部分商用加算回路７１０゜７２０、・・・、７７
０のａ、ｂ入力には、それぞれ部分除算回路６００，６
１０．・・・、６６０のＣ出力の一部と８出力の一部が
供給される。部分溜桶７６０の出力が供給され、８人力
には２部分除算回路６１０，６２０．・・・、６７０の
ｐ出力が供給される。部分商補正回路８７０のｄ入力に
は９部分商用加算回路７７０の出力が供給され、８入力
には符号検出回路９００の出力が供給される。符号検出
回路９０００ａ、ｂ入力には、それぞれ部分除算回路６
７０のＱ、Ｓ出力が供給される。部分商同期回路９５０
のａｌ ｂ ｌ ｃｌ ”’ ｌ ｈ入力には、それぞ
れ部分商補正回路８００，８１０゜８２０、・・・、８
７０の出力が供給される。結果レジスタ１０００の入力
には部分商同期回路９５０の出力が供給されている。
乗算回路５００のＣ出力の一部とＳ出力の一部が供給さ
れる。部分商用加算回路７１０゜７２０、・・・、７７
０のａ、ｂ入力には、それぞれ部分除算回路６００，６
１０．・・・、６６０のＣ出力の一部と８出力の一部が
供給される。部分溜桶７６０の出力が供給され、８人力
には２部分除算回路６１０，６２０．・・・、６７０の
ｐ出力が供給される。部分商補正回路８７０のｄ入力に
は９部分商用加算回路７７０の出力が供給され、８入力
には符号検出回路９００の出力が供給される。符号検出
回路９０００ａ、ｂ入力には、それぞれ部分除算回路６
７０のＱ、Ｓ出力が供給される。部分商同期回路９５０
のａｌ ｂ ｌ ｃｌ ”’ ｌ ｈ入力には、それぞ
れ部分商補正回路８００，８１０゜８２０、・・・、８
７０の出力が供給される。結果レジスタ１０００の入力
には部分商同期回路９５０の出力が供給されている。
第２図の補正数用乗算回路４００では、第３図に示すよ
うに、ａ入力から被乗数レジスタ４１０に格納されたデ
ータＡＤに２ｍ入力から乗数レジスタ４２０に格納され
たデータ犯” （ｍ ｏｍ ＋ −ｍ ２ｍ ３ｍ ４
ｍ ｓ ｍ ６ｎ１７ ） ２を補数器４４０に与えて
得られる最下位ビットの下にｍ８ビツトを設け、凧の２
の補数を得るためにｍ８＝１として９表１に示すように
３ビツト毎に−２から２までに変換された倍率を乗じた
後、上位の３ビツトから順に各３ピツ２° ２−４ ｍｏｍｌ−ｍ２ ｍ５ ｍ４ ｍ５ ｍ６ｍ７１トの重
み１ 、２−２．２−’ 、 ２−６をそれぞれ乗じて
。
うに、ａ入力から被乗数レジスタ４１０に格納されたデ
ータＡＤに２ｍ入力から乗数レジスタ４２０に格納され
たデータ犯” （ｍ ｏｍ ＋ −ｍ ２ｍ ３ｍ ４
ｍ ｓ ｍ ６ｎ１７ ） ２を補数器４４０に与えて
得られる最下位ビットの下にｍ８ビツトを設け、凧の２
の補数を得るためにｍ８＝１として９表１に示すように
３ビツト毎に−２から２までに変換された倍率を乗じた
後、上位の３ビツトから順に各３ピツ２° ２−４ ｍｏｍｌ−ｍ２ ｍ５ ｍ４ ｍ５ ｍ６ｍ７１トの重
み１ 、２−２．２−’ 、 ２−６をそれぞれ乗じて
。
（被乗数）×（−乗数）の部分積群を倍数発生回路４３
０で作成する。これらの部分積群を多入力桁上げ保存加
算器４５０で加算し、最終和及び最終桁上げをめ２桁上
先見加算器４６０により。
０で作成する。これらの部分積群を多入力桁上げ保存加
算器４５０で加算し、最終和及び最終桁上げをめ２桁上
先見加算器４６０により。
この最終和と電終桁上げを加算することによシ。
（−補正数） ： ＡＤ Ｘ （−ＭＤ ）’を出力す
る。
る。
第２図の第１番目の板部分溜（部分剰余）Ｒ１をめる乗
算回路５００では、第４図に示すように、ａ入力から被
乗数レジスタ５１０に格納されたデータＤＡに１ｍ入力
から乗数占ジスタ５２０表 １ に格納されたデータ旧＝（ｍｏｍ４１ｍ２ｍ３ｍ４ｍ５
ｍ６ｍ７）の最下位ビットの下にｍ８＝０ピツトを設け
て１表１に示すように３ビツト毎に−２から２ま□ｍ（
１ｍｌ −１１１２ｍ５ ｍ４ ｍ５ ｎ１６ ｍ７０
Ｌ−一一一」 −２２ でに変換された倍率を乗じた後に、上位の３ビツトから
順に各３ビツトの重み１ 、２−２１２”−’ ｔ２−
６をそれぞれ乗じて、被乗数×乗算の部分積群を倍数発
生回路５３０で作成する。これらの部分積群を多入力桁
上げ保存加算器５４０で加算して最終和および最終桁上
げを出力する。
算回路５００では、第４図に示すように、ａ入力から被
乗数レジスタ５１０に格納されたデータＤＡに１ｍ入力
から乗数占ジスタ５２０表 １ に格納されたデータ旧＝（ｍｏｍ４１ｍ２ｍ３ｍ４ｍ５
ｍ６ｍ７）の最下位ビットの下にｍ８＝０ピツトを設け
て１表１に示すように３ビツト毎に−２から２ま□ｍ（
１ｍｌ −１１１２ｍ５ ｍ４ ｍ５ ｎ１６ ｍ７０
Ｌ−一一一」 −２２ でに変換された倍率を乗じた後に、上位の３ビツトから
順に各３ビツトの重み１ 、２−２１２”−’ ｔ２−
６をそれぞれ乗じて、被乗数×乗算の部分積群を倍数発
生回路５３０で作成する。これらの部分積群を多入力桁
上げ保存加算器５４０で加算して最終和および最終桁上
げを出力する。
第２図の部分除算回路６００では、第５図に示すように
、ｉ入力よシ補正数レジスタ６０４に格納されたデータ
Ｄに１ｍ入力よシ部分商レジスタ６０３に格納されたデ
ータＰ＝（ｐｏ ｐｌ Ｒ２Ｒ３ｐ４ｐ５−Ｒ６）２の
３ビツト毎に表１で変換された倍率を乗じた後、上位の
３ビツトから順に各３ビツトの重み、１６，４．１をそ
れぞれ乗じて、ＤＸＰＯ部「−一一一１ Ｌ−ｍ−」 し−一一一一」 ２４ ２゜ 分積群を倍数発生回路６０５で作成する。これらの部分
積群を多入力桁上げ保存加算器６０６で加算して得た最
終和Ｓｏおよび最終桁上げＣＯと、ａ入力から最終桁上
げレジスタ６０１に格納されたデータＲＣｏと、ｂ入力
から最終和レジスタ６０２に格納されたデータＲ８ｏと
を、多入力桁上げ保存加算器６０７で加算して得られた
最終和および最終桁上げをｇ＝１６倍すなわち、４ビツ
ト上位方向にシフトして、Ｓ出力およびＣ出力からＲ８
１およびＲＣｌに分かれた板部会商（部分剰余）として
出力する。さらに、この部分除算回路６００は。
、ｉ入力よシ補正数レジスタ６０４に格納されたデータ
Ｄに１ｍ入力よシ部分商レジスタ６０３に格納されたデ
ータＰ＝（ｐｏ ｐｌ Ｒ２Ｒ３ｐ４ｐ５−Ｒ６）２の
３ビツト毎に表１で変換された倍率を乗じた後、上位の
３ビツトから順に各３ビツトの重み、１６，４．１をそ
れぞれ乗じて、ＤＸＰＯ部「−一一一１ Ｌ−ｍ−」 し−一一一一」 ２４ ２゜ 分積群を倍数発生回路６０５で作成する。これらの部分
積群を多入力桁上げ保存加算器６０６で加算して得た最
終和Ｓｏおよび最終桁上げＣＯと、ａ入力から最終桁上
げレジスタ６０１に格納されたデータＲＣｏと、ｂ入力
から最終和レジスタ６０２に格納されたデータＲ８ｏと
を、多入力桁上げ保存加算器６０７で加算して得られた
最終和および最終桁上げをｇ＝１６倍すなわち、４ビツ
ト上位方向にシフトして、Ｓ出力およびＣ出力からＲ８
１およびＲＣｌに分かれた板部会商（部分剰余）として
出力する。さらに、この部分除算回路６００は。
前段の分れて入力された板部会商（部分剰余）の符号を
符号検出回路６０９で調べてｐ出力に出力する。また、
この部分除算回路６００はＡ？イブラインのステージ数
をそろえるために補正数用のし／１ｅ’１ ジスタロ０８を備えている。部分除算回路６１０゜６２
０、・・・、６７０も同様に構成されている。
符号検出回路６０９で調べてｐ出力に出力する。また、
この部分除算回路６００はＡ？イブラインのステージ数
をそろえるために補正数用のし／１ｅ’１ ジスタロ０８を備えている。部分除算回路６１０゜６２
０、・・・、６７０も同様に構成されている。
第２図の部分商用加算回路７００，７１０．・・・。
７７０は、９ビツトの２人力加算回路である。
第２図の部分商補正回路８００，８１０．・・・。
８７０は、いずれも、法１６では、−１の主値は１５で
あり、法１６での主値は、２°〜２３の重みのビットの
みを取シ出すことにより得られることを利用している。
あり、法１６での主値は、２°〜２３の重みのビットの
みを取シ出すことにより得られることを利用している。
各部分商補正回路は、第６図に示されているように、２
人力加算器８８０を有し。
人力加算器８８０を有し。
８入力の４ビツトには、第５図の部分除算回路の板部会
商（部分剰余）の符号出力ｐが入力され。
商（部分剰余）の符号出力ｐが入力され。
板部会商（部分剰余）が負の場合、ｐ＝１でＸは１５、
板部会商（部分剰余）が正！たは０の場合。
板部会商（部分剰余）が正！たは０の場合。
ｐ＝Ｑでｘ ＝ Ｏとなシ、ａ入力から３つのレジスタ
８８１〜８８３を介したｙ、ｅと加算され、板部会商（
部分剰余）から部分商をめる場合の丸め処理と部分商か
ら商をめる場合の部分商補正が同時に実行される。
８８１〜８８３を介したｙ、ｅと加算され、板部会商（
部分剰余）から部分商をめる場合の丸め処理と部分商か
ら商をめる場合の部分商補正が同時に実行される。
本実施例の除算装置の計算原理は、前述した第１図の除
算装置の計算原理と実質的に同じである。
算装置の計算原理と実質的に同じである。
本実施例は、１６進数の場合の例であシ、１６進は、４
ビツトの２進数で表わされている。以下。
ビツトの２進数で表わされている。以下。
第２図での除算過程を詳細に説明する。本実施例で除数
ＲＤは、２”−１＜ＲＤ（１となるように予め正規化さ
れておシ、被除数ＲＲはＲＲ（２３となるように正規化
されているものとする。被除数レジスタ１００に被除数
（０２）、６＃除数レジスタ２００に除数（０，ＡＥ）
、６がセットされる。１番目の処理では、除数レジスタ
２００の値によシ逆数表メモリ３００を索引しく０．Ａ
Ｅ）、６の近似逆数（１，７８）、６を補正数用乗算回
路４００および第１番目の部分剰余Ｒ４をめる乗算回路
５００の乗数レジスタ４２０および５２０にセットされ
ると同時に、被除数レジスタ１００と除数レジスタ２０
０の値（０２）、６および（０，ＡＥ ） １６が、そ
れぞれ、被乗数レジスタ５１０および４１０にセットさ
れる。２番目の処理では、補正数用乗算回路４００で（
−０，ＡＥ）、６×（１，７８）が実行され、結果とし
て（−０，ＦＦ９）、６が得られる。また、第１番目の
部分剰余Ｒ１をめる乗算回路５００で （０２）、６Ｘ（１，７８）、６が実行されて、最終和
Ｒ８１と最終桁上げＲＣｌとが出力される。ＲＣ，とＲ
８１は。
ＲＤは、２”−１＜ＲＤ（１となるように予め正規化さ
れておシ、被除数ＲＲはＲＲ（２３となるように正規化
されているものとする。被除数レジスタ１００に被除数
（０２）、６＃除数レジスタ２００に除数（０，ＡＥ）
、６がセットされる。１番目の処理では、除数レジスタ
２００の値によシ逆数表メモリ３００を索引しく０．Ａ
Ｅ）、６の近似逆数（１，７８）、６を補正数用乗算回
路４００および第１番目の部分剰余Ｒ４をめる乗算回路
５００の乗数レジスタ４２０および５２０にセットされ
ると同時に、被除数レジスタ１００と除数レジスタ２０
０の値（０２）、６および（０，ＡＥ ） １６が、そ
れぞれ、被乗数レジスタ５１０および４１０にセットさ
れる。２番目の処理では、補正数用乗算回路４００で（
−０，ＡＥ）、６×（１，７８）が実行され、結果とし
て（−０，ＦＦ９）、６が得られる。また、第１番目の
部分剰余Ｒ１をめる乗算回路５００で （０２）、６Ｘ（１，７８）、６が実行されて、最終和
Ｒ８１と最終桁上げＲＣｌとが出力される。ＲＣ，とＲ
８１は。
部分除算回Ｉ！６００の最終桁上げレジスタ６０１と最
終和レジスタ６．０２へ送られ、ＲＣ，の一部とＲ８１
の一部は２部分商用加算回路７００へ送ら些。
終和レジスタ６．０２へ送られ、ＲＣ，の一部とＲ８１
の一部は２部分商用加算回路７００へ送ら些。
加算されて小数点、第１位までの値（００００１０，１
）、２が丸め前の部分商として２部分除算回路６００の
部分商レジスタ６０３にセットされる。一方、補正数用
乗算回路４００の出力である（ −〇、ＦＦ９）１６は
９部分除算回路６００の補正数レジスタ６０４に格納さ
れる。第３番目の処理では１部分除算回路６００の乗算
部で９部分商レジスタ６０３の値Ｐ １＝（００００１
０，１）２で定まる倍数＝３即ち（０・２４＋１・２２
＋（−１）・２°＝３）が補正数レジスタ６０４の値（
−０，ＦＦ９）、６に乗じられ、さらに。
）、２が丸め前の部分商として２部分除算回路６００の
部分商レジスタ６０３にセットされる。一方、補正数用
乗算回路４００の出力である（ −〇、ＦＦ９）１６は
９部分除算回路６００の補正数レジスタ６０４に格納さ
れる。第３番目の処理では１部分除算回路６００の乗算
部で９部分商レジスタ６０３の値Ｐ １＝（００００１
０，１）２で定まる倍数＝３即ち（０・２４＋１・２２
＋（−１）・２°＝３）が補正数レジスタ６０４の値（
−０，ＦＦ９）、６に乗じられ、さらに。
ＲＣ１ξＲ８，とが加算され最終桁上げおよび最終和が
得られる。この臀終和および最終桁上げは。
得られる。この臀終和および最終桁上げは。
１６倍されて、それぞれ、 Ｒ８２，ＲＣ２となる。こ
１の処理は、第２番目の板部会商（部分剰余） Ｒ２＝
（第１番目の板部分向一部会商×補正数）×１６の部分
除算に相当する。また、補正数レジスタ６０４の値（−
０，ＦＦ９）、６は、レジスタ６０８にセットされる。
１の処理は、第２番目の板部会商（部分剰余） Ｒ２＝
（第１番目の板部分向一部会商×補正数）×１６の部分
除算に相当する。また、補正数レジスタ６０４の値（−
０，ＦＦ９）、６は、レジスタ６０８にセットされる。
第４番目の処理では、 Ｒ８２とＲＣ２は１部分除算回
路６１０の最終桁上げレジスタ６１１と最終和レジスタ
６１２に送られ、 ＲＣ２の一部とＲ８２の一部は１部
分商用加算回路７１０へ送られ加算されて小数点以下第
１位までの値（１１１１１１，０）２が丸め前の部分商
として部分除算回路６１０の部分商レジスタ６１３にセ
ットされる。また、レジスタ６０８の内容は９部分除算
回路６１０の補正数レジスタ６１４に移される。
路６１０の最終桁上げレジスタ６１１と最終和レジスタ
６１２に送られ、 ＲＣ２の一部とＲ８２の一部は１部
分商用加算回路７１０へ送られ加算されて小数点以下第
１位までの値（１１１１１１，０）２が丸め前の部分商
として部分除算回路６１０の部分商レジスタ６１３にセ
ットされる。また、レジスタ６０８の内容は９部分除算
回路６１０の補正数レジスタ６１４に移される。
第５番目の処理では、最終桁上げレジスタ６１１の内容
ＲＣ２と最終和レジスタ６１２の内容Ｒ８２よシ、第２
番目の板部会商（部分剰余） Ｒ２の符号が符号検出回
路６１９で生成される。Ｒ２の符号は負であシ、符号検
出回路６１９の出力ｐは１となる。この符号は８部分商
補正回路８００に入力され、符号が負の場合の定数１５
（符号が正またはＯの場合、定数は０であシ、定数１５
は法１６で−１の主値である。）が作成され、先に入力
されている部分商用加算回路７００の出力（００００１
０，１）２と加算、丸め処理の後、結果の主値（００１
０）２を取シ、第１桁目の商桁が定まる。
ＲＣ２と最終和レジスタ６１２の内容Ｒ８２よシ、第２
番目の板部会商（部分剰余） Ｒ２の符号が符号検出回
路６１９で生成される。Ｒ２の符号は負であシ、符号検
出回路６１９の出力ｐは１となる。この符号は８部分商
補正回路８００に入力され、符号が負の場合の定数１５
（符号が正またはＯの場合、定数は０であシ、定数１５
は法１６で−１の主値である。）が作成され、先に入力
されている部分商用加算回路７００の出力（００００１
０，１）２と加算、丸め処理の後、結果の主値（００１
０）２を取シ、第１桁目の商桁が定まる。
また１部分除算回路６１０の乗算部で９部分商レジスタ
′６１３の値Ｐ ２＝（１１１１１１，０）２で定まる
倍数＝−１即ち【０・２４＋０・２２＋（−１）・２°
）が補正数レジスタ６１４の値（−０，ＦＦ ’９ ）
、６に乗じられ、さらに、 ＲＣ２、Ｒ８２と加算され
て最終和および最終桁上げが得られる。この最終桁上げ
および最終和は、１６倍されて、それぞれ、 ＲＣ３゜
Ｒ８，となる。さらに、補正数レジスタ６１４の内容は
、レジスタ６１８に移される。第６番目の処理では、
ＲＣ３とＲ８は１部分除算回路６２０の最終桁上げレジ
スタ６２１と最終和レジスタ６２２へ送られ、 ＲＣ３
の一部とＲ８３の一部は１部分商用加算回路７２０へ送
られ加算されて小数点以下第にセットされる。最終桁上
げレジスタ６２１の内容ＲＣ３と最終和レジスタ６２２
の内容Ｒ８３よシ第３番目の板部会商（部分剰余） Ｒ
３の符号が符号検出回路６２′９で生成される。Ｒ３の
符号は、正であシ、符号検出回路６２９の出力ｐはＯと
なる。
′６１３の値Ｐ ２＝（１１１１１１，０）２で定まる
倍数＝−１即ち【０・２４＋０・２２＋（−１）・２°
）が補正数レジスタ６１４の値（−０，ＦＦ ’９ ）
、６に乗じられ、さらに、 ＲＣ２、Ｒ８２と加算され
て最終和および最終桁上げが得られる。この最終桁上げ
および最終和は、１６倍されて、それぞれ、 ＲＣ３゜
Ｒ８，となる。さらに、補正数レジスタ６１４の内容は
、レジスタ６１８に移される。第６番目の処理では、
ＲＣ３とＲ８は１部分除算回路６２０の最終桁上げレジ
スタ６２１と最終和レジスタ６２２へ送られ、 ＲＣ３
の一部とＲ８３の一部は１部分商用加算回路７２０へ送
られ加算されて小数点以下第にセットされる。最終桁上
げレジスタ６２１の内容ＲＣ３と最終和レジスタ６２２
の内容Ｒ８３よシ第３番目の板部会商（部分剰余） Ｒ
３の符号が符号検出回路６２′９で生成される。Ｒ３の
符号は、正であシ、符号検出回路６２９の出力ｐはＯと
なる。
この符号は１部分商補正回路８１０に入力され。
符号が正の場合の定数Ｏが作成され、先に入力されてい
る部分商用加算回路７１０の出力（１１１１１１１，０
）と加算丸め処理が為された後。
る部分商用加算回路７１０の出力（１１１１１１１，０
）と加算丸め処理が為された後。
結果の□主値（１１１１）２を取シ第２桁目の商桁が定
まる。以下同様にして、各商桁が順次求まる。さらに、
第１番目の処理、第２番ｉの処理、・・・・・・という
ような各処理ステップではり別の演算データ対の除算が
実行される。
まる。以下同様にして、各商桁が順次求まる。さらに、
第１番目の処理、第２番ｉの処理、・・・・・・という
ような各処理ステップではり別の演算データ対の除算が
実行される。
以上説明したように１本発明は、除数の近似逆数をめる
手段と、除数と近似逆数との積から補正数をめる手段と
、被除数に近似逆数を乗じて１番目の板部会商Ｒ１をめ
る乗算手段と、Ｎ個の板部会商Ｒｉの所定桁以下を基準
値以上の時切シ上げ基準値よシ小さい持切シ捨てて部分
商Ｐｇをめ（９１） る丸め手段群と、Ｎ個の板部会商Ｒｉから部分商Ｐｉと
補正数との積を減じた差を２倍して（ｉ＋１）番目の板
部会商Ｒ３＋１をめる部分除算手段群と。
手段と、除数と近似逆数との積から補正数をめる手段と
、被除数に近似逆数を乗じて１番目の板部会商Ｒ１をめ
る乗算手段と、Ｎ個の板部会商Ｒｉの所定桁以下を基準
値以上の時切シ上げ基準値よシ小さい持切シ捨てて部分
商Ｐｇをめ（９１） る丸め手段群と、Ｎ個の板部会商Ｒｉから部分商Ｐｉと
補正数との積を減じた差を２倍して（ｉ＋１）番目の板
部会商Ｒ３＋１をめる部分除算手段群と。
ｉ
Ｎ個の板部会商Ｒｉ＋１の゛正負に応じて部分商セ′か
ら０または１を減じた値の法ｇの主値を商の上位から１
桁目の商桁とする部分商補正手段群とで構成することに
よシ、１マシンサイクル当シ１喪素というような、極め
て高い処理能力を得ることができると共に、除算におけ
る並列度が増し、処理速度が増すという効果がある。
ら０または１を減じた値の法ｇの主値を商の上位から１
桁目の商桁とする部分商補正手段群とで構成することに
よシ、１マシンサイクル当シ１喪素というような、極め
て高い処理能力を得ることができると共に、除算におけ
る並列度が増し、処理速度が増すという効果がある。
第１図は従来の除算装置を示す回路図、第２図は本発明
の一実施例による除算装置を示す回路図。 第３図は第２図の補正数をめる回路４００の詳細を示す
回路図、第４図は第２図の第１番目の板部会商Ｒ１をめ
る乗算回路５００の詳細を示す回路図、第５図は第２図
の部分除算回路６００の詳細を示す回路図、第６図は第
２図の部分商補正回路８００の詳細を示す回路図である
。 （２２） １００は被除数レジスタ、２００は除数レジスタ、３０
０は逆数衣メモり 、 ４００は補正数用乗算回路、５
００は第１番目の板部会商Ｒ１をめるだめの乗算回路、
６００，６１０．・・・、６７０は部分除算回路、７０
０，７１０．・・・、７７０は部分商用加算回路、８０
０，８１０．・・・、８７０は部分商補正回路、９００
は符号検出回路。 ９５０は部分商同期回路、１０００は結果レジスタであ
る。 （２３） 手続補正書（自発） 昭和ど６年ぐ月／ｌ？日 特許庁長官 志 賀 学 殿 １゜事件の表示 昭和５９年特許願第１９５０２号 ２、発明の名称 除算装置 ３、補正をする者 事件との関係 特許出願人 名称 （４２３）日本電気株式会社 ４、代理人 〒１０５ 住所 東京都港区西新橋１丁目４番１０号第三森ビル
１１５９１−１５０７・１５２５氏名 （５８４１）弁
理士芦１）坦 （ほか２名） ６、補正の内容 （１） １． 明細書第１３頁第８行の「データＤＡｊ
を［データＡＤＪに改める。 ２、明細書第１７頁第１９行の「（−０，ＡＥ）１６
Ｘ （１，７８）が」を次の記載に改める。 ｒ （−０，ＡＥ）、６Ｘ （１，７８）１６が」６、
明細書第加頁第１４行のＤｔｓは、」を「Ｒ８６は、」
に改める。 ２−
の一実施例による除算装置を示す回路図。 第３図は第２図の補正数をめる回路４００の詳細を示す
回路図、第４図は第２図の第１番目の板部会商Ｒ１をめ
る乗算回路５００の詳細を示す回路図、第５図は第２図
の部分除算回路６００の詳細を示す回路図、第６図は第
２図の部分商補正回路８００の詳細を示す回路図である
。 （２２） １００は被除数レジスタ、２００は除数レジスタ、３０
０は逆数衣メモり 、 ４００は補正数用乗算回路、５
００は第１番目の板部会商Ｒ１をめるだめの乗算回路、
６００，６１０．・・・、６７０は部分除算回路、７０
０，７１０．・・・、７７０は部分商用加算回路、８０
０，８１０．・・・、８７０は部分商補正回路、９００
は符号検出回路。 ９５０は部分商同期回路、１０００は結果レジスタであ
る。 （２３） 手続補正書（自発） 昭和ど６年ぐ月／ｌ？日 特許庁長官 志 賀 学 殿 １゜事件の表示 昭和５９年特許願第１９５０２号 ２、発明の名称 除算装置 ３、補正をする者 事件との関係 特許出願人 名称 （４２３）日本電気株式会社 ４、代理人 〒１０５ 住所 東京都港区西新橋１丁目４番１０号第三森ビル
１１５９１−１５０７・１５２５氏名 （５８４１）弁
理士芦１）坦 （ほか２名） ６、補正の内容 （１） １． 明細書第１３頁第８行の「データＤＡｊ
を［データＡＤＪに改める。 ２、明細書第１７頁第１９行の「（−０，ＡＥ）１６
Ｘ （１，７８）が」を次の記載に改める。 ｒ （−０，ＡＥ）、６Ｘ （１，７８）１６が」６、
明細書第加頁第１４行のＤｔｓは、」を「Ｒ８６は、」
に改める。 ２−
Claims (1)
- 【特許請求の範囲】 １、被除数と除数とからｇ進数で所定桁数Ｎ（ただしＮ
は２以上の整数）の商をめる除算装置において。 前記除数の近似逆数をめる手段と。 前記除数と前記近似逆数との積である補正数をめる手段
と。 前記被除数に前記近似逆数を乗じて１番目の板部会商Ｒ
１をめる乗算手段と。 １番目の板部会商Ｒｉの所定桁以下を基準値以上の時切
シ上げ基準値よシ小さい持切シ捨ててｉ番目の部分商Ｐ
ｉをめ仝Ｎ個の丸め手段と。 前記１番目の板部会商Ｒｉかム、前記ｉ番目の部分商Ｐ
ｉと前記補正数との積を減じた差を２倍して。 （ｉ＋１）番目の板部会商Ｒｉ＋１をめるＮ個の部分除
算手段と。 前記（ｉ＋１）番目の板部会商Ｒｉ＋１の正または負に
応じて１番目の部分商ＰｉからＯまたは１を減じた値の
法ｇの上値を、商の上位から１番目の部分商とするＮ個
の部、会商補正手段とを含み。 該部分商補正手段の出力を基に、正しい商を得るように
した除算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59019502A JPS60164837A (ja) | 1984-02-07 | 1984-02-07 | 除算装置 |
| DE8585101228T DE3583621D1 (de) | 1984-02-07 | 1985-02-06 | Elektronische schaltung geeignet zur ausfuehrung einer reihe von divisionen ohne unzulaessige fehler. |
| EP85101228A EP0154182B1 (en) | 1984-02-07 | 1985-02-06 | Electronic circuit capable of carrying out a succession of divisions at a high speed without an objectionable error |
| US06/699,307 US4725974A (en) | 1984-02-07 | 1985-02-07 | Electronic circuit capable of accurately carrying out a succession of divisions in a pipeline fashion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59019502A JPS60164837A (ja) | 1984-02-07 | 1984-02-07 | 除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60164837A true JPS60164837A (ja) | 1985-08-27 |
| JPH0368416B2 JPH0368416B2 (ja) | 1991-10-28 |
Family
ID=12001144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59019502A Granted JPS60164837A (ja) | 1984-02-07 | 1984-02-07 | 除算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4725974A (ja) |
| EP (1) | EP0154182B1 (ja) |
| JP (1) | JPS60164837A (ja) |
| DE (1) | DE3583621D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100480724B1 (ko) * | 2002-10-31 | 2005-04-07 | 엘지전자 주식회사 | 가변 스텝사이즈 적응형 역수기 |
| KR100528269B1 (ko) * | 1996-07-25 | 2006-02-01 | 프리스케일 세미컨덕터, 인크. | 부동소수점하드웨어를사용하여마이크로프로세서정수나눗셈연산들을실행하기위한방법및장치 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4991132A (en) * | 1987-12-17 | 1991-02-05 | Matsushita Electric Industrial Co., Ltd. | Apparatus for executing division by high-speed convergence processing |
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| US5249149A (en) * | 1989-01-13 | 1993-09-28 | International Business Machines Corporation | Method and apparatus for performining floating point division |
| DE68926289T2 (de) * | 1989-01-13 | 1996-10-10 | Ibm | Gleitkommadivisions-Verfahren und -Anordnung |
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| US5065352A (en) * | 1989-08-16 | 1991-11-12 | Matsushita Electric Industrial Co., Ltd. | Divide apparatus employing multiplier with overlapped partial quotients |
| JPH0535773A (ja) * | 1991-07-30 | 1993-02-12 | Nec Corp | ベクトル除算方式とその装置 |
| DE69231051T2 (de) * | 1991-09-05 | 2001-01-18 | Cyrix Corp | Verfahren und Anordnung zur vorteilierten Division |
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