JPH01144122A

JPH01144122A - 除算回路

Info

Publication number: JPH01144122A
Application number: JP62302823A
Authority: JP
Inventors: Akihito Azetsu; 明仁畔津
Original assignee: INDEETA SYST KK
Current assignee: INDEETA SYST KK
Priority date: 1987-11-30
Filing date: 1987-11-30
Publication date: 1989-06-06
Anticipated expiration: 2012-02-26
Also published as: JP2585649B2; US5007009A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の技術分野）この発明はＩＣ化に適した除算回路、特に複数ビットを
同時に求める非回復型の並列除算回路又はそれを用いた
数値演算用ＩＣの構造に関する。

（発明の技術的背景と解決すべき問題点）最近のディジ
タル数値演算は高速化されて来て、特に乗算については
並列演算が多く使われて非常に高速化されている。そし
て、除算の演算は複数ステップを要するのが当然と考え
られている。しかし、コンピュータグラフィックス、高
速信号処理などの分野では特に高速除算が求められてい
る。

従来のディジタル除算の手法の基本的な方法は、最大ｎ
ビットの分母Ｘ０分子ｙ（いずれも正の整数）から商ｙ
／ｘを求めるには、筆算で行なうのと同様に上位桁から
求めて行く方法である。これを図示すれば第１９図のよ
うになり、ｎ回の繰返しループで除算が完成するように
なつている。この方法は従来より広く知られているが、
長時間（多ステップ）を要することが欠点であり、様々
な改良が行なわれている。第２０図に示すのはその一例
で、減算の結果が負になっていてもこれを正に戻すこと
なく計算を続行するので“非回復法”と称され、電子計
算機等で広く使われている手法である。この“非回復法
”は基本的な方法（対比して回復法と称する）に比べて
時間（ステップ数）が短くて良いが、上述のような要求
に対しては速度がまだ不充分な場合が多いのである。

上述のような方法に対して、より高速演算を必要とする
場合には、ニュートン・ラブラン法に代表される近似が
広く使用される０例えばＸの逆数１／ｘを求めるには、
その近似値を２１とすればｘｘｚＩ→１・・・・・・（
１）とすれば良い、すなわち、誤差εＲｔｉ　　−ｘ　　ｘ　　Ｚｌｍ　　ｇ　　鳳　　　　　　
　　　　　　　−−−−−−（２）で求め、この誤差ε
ｉを使って近似値ｚＲｔ修正し、次の近似値Ｚ１＊１と
する。このような演算を繰返し、εが一定以下になれば
その時のＺが１７ｘとして使え、ｙ／ｘはｙＸｘとして
求めるのである。

この方法は乗算を必要とするが、現代のハードウェア技
術では乗算を高速に行ない得るので、除算操作全体とし
ては高速かつ高性度なものとなる。

しかしながら、このニュートン・ラブラン法でもやはり
複数ステップのプログラム（専用ハードウェアとした場
合には複数クロック）が必要であり、通常の乗算に比べ
て時間が掛りすぎる欠点がある。

（発明の目的）この発明は上述のような事情よりなされたものであり、
この発明の目的は、除算の演算を高速かつ正確に行ない
得る除算回路を提供することにある。

（問題点を解決するための手段）この発明は除算回路に関するもので、この発明の上記目
的は分子側入力ｙｍに対して分母側入力を×、とじ、（
ｙｇ　−ｘｇ）≧０ならば商Ｚ、（ｎビット；ｎは１以
上の整数）として余りＲｓ−Ｖｓ−Ｘｓとし、（ｙｓ　
−ｘ５とし、（ｙ５−ｘ５）　＜ｏであれば商２鳳（ｎ
ビット）として余りＲｓ　＝　Ｖｍとする演算ユニット
を複数個設け、前記分母側入力Ｘ、を前記各演算ユニッ
トに入力し、前記分子側入力ｙ１のｎビットずつを前記
演算ユニットに各上位桁からの余りデータと共に入力し
、前記各演算ユニットからのｎビット商データの全体を
商とし、最下位桁の演算ユニットの余りデータを余りと
することによって達成される。

また、より高速の除算回路は、分母データＸを−Ｘに反
転する反転回路と、分子データｙの最上位ビットｙｍ及
び前記分母データＸを入力し、ｙｍ＜０であれば商ｚ、
−１として余りＲａ＋　−ｙｍ−Ｘとし、ｙｍ≧０であ
れば商ｚ、−〇として余り−−Ｖｍとする最上位演算ユ
ニットと、前記分子データの次最上位ビットから最下位
ビットまでの１ビットずつを各上位桁の余りデータと共
に分子側データｙｍとじて入力し、前記分母データＸ及
び−Ｘを入力し、ｙｍ＜０であれば余りＲ６・ｙｍ◆Ｘ
とし、そうでなければ余りＲｓ　＝　Ｖｍ−Ｘとし、余
りＲ８≧０であれば商Ｚｌ　−１としそうでなければｚ
ｔ　−０とする複数の桁演算ユニットと、前記桁演算ユ
ニットの最下位桁の余りデータｈ及び前記分母データＸ
を入力し、前記余りデータＲｔの最上位ビットに応じて
前記余りデータＲｔの前記分母データＸへの加算を制御
し、加算結果をｙ／ｘの余りとする余り処°理回路とを
具備し、前記最上位演算ユニット及び前記桁演算ユニッ
トからの１ビット商データの全体をｙ／ｘの商とするこ
とによって達成される。

（発明の作用）この発明では除算の商の桁毎に演算ユニットを設け、加
算もしくは減算によってのみデータ処理するようにして
いるので高速除算が可能である。

（発明の実施例）ソフトウェアで行なう回復型除算アルゴリズムは第２図
のフローチャートのように表現できる。

この第２図においでＴはテンポラリ・レジスタを示して
おり、Ｘは分母、ｙは分子を示し、いずれも２進数で通
常は整数となっており、ステップ５２〜Ｓ７の部分をｍ
回繰返して演算するようになっている。また、Ｚは商Ｉ
ＮＴ（ｙ／Ｘ）を、Ｒは余りＭＯＤ　（Ｖ　、Ｘ）を示
し、この例は分母Ｘがｎビット、分子ｙがｍビットで分
母９分子間の先頭桁合せは行なわれておらず、商２はｍ
ビットが必要な場合である。以下１ビットを示すには添
字を付して×５のように示す、　ｘｓは分母のＬＳＩか
ら６ビット目を示しており、各ビットは”ｌｏ又は“０
”である。

このアルゴリズムを繰返しループを含まないように展開
すると第３図のフローのようになる。この第３図のフロ
ーチャートにおいて、１段目ＢＬＩＩは商のＭＳＢ　−
Ｚ−ａ−＋を求めるブロックであり、２段目［ｌＬ１２
は商のＭＳＢ　Ｚｍ＝２を求め、ｍ段目ＢＬ１ｍはｚｏ
を求めるブロックである。

この第３図のフローチャートをハードウェアー化すると
並列除算回路となり、２Ｉの部分はビットシフト（ハー
ドウェア上では信号線をずらすだけで可）なので、例え
ば第１図のような構成となる。第１図は■・９．　ｎ−
４の例で先頭桁合せを行なっていない場合を示しており
、同一構成の演算ユニット１０（１１Ｎ１９）が設けら
れており、分母ｘＯ〜ｘ３は演算ユニット１１〜１９に
入力され、分子ｙＯ〜ｙ８は１ビットずつずれて演算ユ
ニット１ｑＬｔｔに入力されている。この演算のユニッ
トは１Ｇは分母入力ｘｓ、分子入力ｙｓとしたとき、も
しくｙｓ−ｘ５とし、（ｙ５−ｘ５）≧０であれば商ｚ
Ｒｔ“ｌ“、余りｎ、をＲ，、ｙｓ−ｘｓとし、（ｙｓ
　＋　ｘ５とし、（ｙ５−ｘ５）　＜Ｏであれば商２．
を”ｏ″、余りＲＲｔＬ−Ｖｍとするような機能を有し
ており、例えば第４図に示すような構成となっている。

第４図において、演算ユニット１０にはｎビットの分母
Ｘが入力されると共に、（ｎｉｌ）ビットの分子側入力
ｙ又は前段の余りｙｍ−１が入力され、減算器１０１及
びマルチプレクサ１０２を有している。商２は減算器１
０１のキャリービット（ｙ−ｘ≧０ならば論理°゛１”
とする）を用いれば実現でき、マルチプレクサ１０２は
ｚ＝＠ｌ”ならば減算器１０１の出力を、２＝”０”な
らば分子側入力ｙを各々選択して出力するようになって
いる。又分子側入力ｙが分母側入力Ｘよりｌビットだけ
多いのは、０≦ｙく（２ｘｘ）と考えると良い。つまり
、２−”０“ならば０≦ｙ＜ｘであり、２−”ｌ”なら
ばＸ≦ｙ＜２ｘである。

第５図は演算ユニットの他の例を示しており、減算器１
０３で得られる（ｙ　−ｘ）の減算結果は加算器１０５
に入力される。また、分母入力Ｘはスイッチング回路に
入力され、商Ｚが１１′のときにはインバータ！”　０
６を介してスイッチング回路１０４をオフし、商Ｚが”
０”のときに分母を加算器１０５に入力するようにして
いる。スイッチング回路１０４は多数のアンドゲート群
又はマルチプレクサ等によって構成することもできる。

なお、第１図の除算回路において分子側入力ｙを８ビッ
ト”０１１１１０１１”　−１２３として、分母Ｘを”
０１０１”−５とした場合の実際の数値関係は第６図の
ようになる。もし数値の先頭桁合せが行なわれているな
どの理由により、商が（ａ−ｎ）ビットで良い場合は第
７図のような構成となる。この場合、分子ｙのｍビット
が９ビットで分母のｎビットが４ビットであるので、ｍ
−ｎ　＝　９−４−５で演算ユニットは２０〜２４の５
個となっている。この第７図の除算回路は次のような特
徴を有している。

（１）完全非同期式で非常に高速であり、クロック信号
及びレジスタは不要である。但し、適切な位置にレジス
タを設置することにより同期式（バイブライン型）にも
できる、この場合、極めて高速のバイブライン処理に適
している。

（２）回路規模は大きいが、同一回路の繰返しであるた
めにＩＣ化には極めて適している。

ところで、第３図に示した除算回路では入力データ（特
に分子側入７ｊｙ）が１段を通過するのに（減算器の遅延時間）＋（マルチプレクサの遅延時間）が必要である。従って、全除算時間は（商のビット数）×［（減算器の遅延時間）＋（マルチ
プレクサめ遅延時間）］となり、ビット数が大きい場合はやはり問題となる。こ
れを解決する方法の一つは、第８図に示すアルゴリズム
を用いることで解決できる。第８図のアルゴリズムにお
いて、１段目の演算ブロックＢＬ２１はＭＳＢの商２．
−３を求めており、以下順ニｚ、−。

からＬＳＢの商ｚ０を求めている。そして、余りＲが最
終的に求められるようになっており、このアルゴリズム
を実現するには第９図の構成とすれば良い、すなわち、
各段ユニットの詳細は第１０図（＾）〜（Ｃ）に示して
ｔ表述するが、各段ユニットをデータが通過する時間は
加算器の遅延時間だけであり、全除算時間は〔（商のビット数）＋１〕 ×（加算器の遅延時間）で前述した第１図の回路構成の場合より高速となる。第
８図のユニット３０は分母Ｘの符号を反転′する反転回
路であり、反転されたデーターＸは２段目以降の演算ユ
ニット４１〜４８に入力されている。

また、１段目の演算ユニット４ｏは商Ｚの最上位ビット
ｚ８を求めるもので、商ｚ８が”ｌ”となれば減算結果
を、Ｏ”であれば分子側入力ｙを次段に出力するように
なっている。２段目以降の演算ユニット４１〜４８は分
母側数値として正Ｘ又は負−Ｘを選択することができ、
いずれを選択するかは前段からの出力の符号によってい
る。すなわち、演算ユニット４１〜４８は分子側入力ｙ
　ｍ　＜　０であれば余りＩＩｓ　−ｙｓ令×とし、そ
うでなければＲｓ　＝　ｙｍ−Ｘとする。また、余りｎ
、≧０であれば商Ｚ−１であり、そうでなければＺ−０
とする。

第９図における各段ユニット４０〜４８及び３１は第１
０図（＾）〜（Ｃ）の構成とすれば良い、すなわち、１
段目の演算ユニット４０は第１０図（＾）の構成となり
、減算器４０１と、減算結果のＭＢＳを反転するインバ
ータ４０２とを有している。また、２段目以降の演算ユ
ニット４１〜４８はいずれも同図（Ｂ）の構成となり、
分母データ◆Ｘ及び−にを入力して選択出力するマルチ
プレクサ４１１と、分子側入力ｙｌ−＋のＭＳＢを反転
するインバータ４１３と、分母データ＋ｘ、−ｘと分子
側入力Ｖ＋−ｔとを加算する加算器４１２とで成ってお
り、マルチプレクサ４１１は分子側入力ＹＩ−ｒが負の
時に分母データ＋Ｘを、正の時に分母データーＸを選択
して加算器４１２に入力するようになっている。又、余
り処理回路３１は第１Ｏ図（Ｃ）の構成となっており、
分子側入力Ｖ＋−＋のＭＳ［ｌによって分母データ＋Ｘ
の入力を制御するスイッチング回路３１１と、加算器３
１２とを有している。

ここで、第１図及び第９図の除算回路の特性を比較して
示１°と次の表１のようになる。

第９図の回路構成でも商のビット数と同じだけの段数が
必要な為、更に高速化するには問題となる。そのため段
数を減らす第１１図のフローチャートのようなアルゴリ
ズムを考える。なお、この第１１図は１段目のみを示し
ている。このアルゴリズムを筆算にたとえて説明すると
、次のようになる。すなわち、通常除算は商を１桁ずつ
求めていく０例えばＶ−”１１０１１０１０１”をｘ−
”１０１１”で割る場合を考える。

１０１１−・・・・・・−・１０１１≦１１０１なので
１０１１（ｘ）を引く０　・・・・・・・・・１０１１
＜１０１なので引かない１０１Ｇ０　・・・・・・・−１０１１１＜１０１０なので引か
ないｏｏｔｔ１０００　　　・・・・・・・・・余りビットずつ求め
ている。すなわち、次の表３のような計算を行なうので
ある。

１０１１Ｇ　　　＝２ｘ≦１１０１１＜：ｌｘなので２
ｘ−１０１１０を引く１０１１　　　・・・・・・・・
・Ｘ≦１０１０１＜２ｘなのでｘ−１０１Ｒｔ引く１０
０００１　　−・−・−・−３ｘ≦１０１００１なので
３ｘ−１ｏｏｏｏｌを引く１０００　　　・旧・・・・
・余り表−一且この方法によればハードウェア化した場合の所要段数が
ｌ／２（商のビット数が偶数の場合、奇数なら（半分＋
０．５）となり、演算速度が大幅に向上する。なお、ハ
ードウェア規模は約１．５倍になる。

また、ここでは２ビットずつ求める方法を示したが、同
様に３ビット以上を１段で求めることも可能である。

次に、商を２ビットずつ求める場合のハードウェアの構
成例を第１２図に示す。各段ユニットは、論理回路５１
は第１３図のようにオア回路５１１及びアンド回路５１
２で成っており、演算ユニット５２〜５５は第１４図に
示すような構成となっている。第１４図は演算ユニット
５２の構成を示しており、３此の減算器５２１〜５２３
と、変換ロジック５２４と信号ＳＭＯ〜ＳＭ３を選択出
力するマルチプレクサ５２５とで構成されている。また
、変換ロジック５２４は第１５図で示すような構成でも
良く、ユニット５０は第１６図で示すような加算器５０
１で成っている。

そして、マルチプレクサ５２５は（Ｚｍ−２１４ｎ＋Ｚ
−−ｚ＋）・（１，１）ノときに信号ＳＭ３を（１，０
）　ノとき信号ＳＭ２を、　　（ｏ、ｉ）ノとｈに信号
ＳＭＩを、（０，０）　（７）ときに信号ＳＭＯをそれ
ぞれ選択出力するようになつている。

なお、第１２図の構成で１段目だけが１ビット出力型と
なっているのは、分子が１段目を通過している間に分母
×３の演算を行なうためで、一般に奇数ビットの商を２
ビットずつ求める際には速度的に有利となるためである
。但し、これは木質的なことではなく、１ビット出力の
ユニットと２ビット出力のユニットとを任意に組合せて
も除算は可能である。

第１１図のアルゴリズムは、第２図の方法に比べて約１
７ｎ　（ｎは１段で出力するビット数）の遅延時間で除
算を達成でき、従来にない高速演算が可能となる。ハー
ドウェア規模は大きくなるが、同一回路を繰返して使用
しているので、ＩＣ化は極めて容易であ、る。又、ＩＣ
化した場合は集積可能な最大規模までｎを大きくするこ
とにより、最高の速度曾達成することができる。ずなわ
ち、大規扱な回路を集積できれば、たとえ内部ゲート当
りの速度が同じであっても、かならず高速の除算が可能
となる。これは従来の数値演算回路にはほとんど見られ
なかった大きな利点で、特にＩＣ化の際に効果を発揮す
ることになる。

なお、後段側からｒｒ３とした除算回路の例をを第１７
図に示して説明する。なお、３ビット出力の演算ユニッ
ト６０はたとえば第１８図で示す回路構成とすれば良く
、またｘ３．”ｘ５．Ｘ７のユニット部分６４〜６６は
ｘ＋　２ｘ＝３ｘ、ｘ◆４ｘ−５ｘ、ａｘ−ｘ−７ｘの
計算により、それぞれ加算（又は減算）回路１個ずつ用
いて実現することができる。

（発明の効果）以上のようにこの発明の除算回路によれば、加算、減算
とマルチプレクサとによって演算ユニットを構成し、各
演算ユニットから商を求めるようにしているので高速演
算が可能であり、同一構成。

のユニットを有しているのでＩＣ化に極めて適している
。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック構成図、第
２図は回復型除算アルゴリズムを示すフローチャート、
第３図は第１図の処理フローを示すフローチャート、第
４図及び第５図はそれぞれ演算ユニットの構成例を示す
ブロック図、第６図は実際の数値例を示す図、第７図は
この発明の他の実施例を示すブロック構成図、第８図は
この発明の他の処理動作を示１°フローチャート、第９
図は第８図のフローを実現する装置のブロック構成図、
第１０図（Ａ）〜（Ｃ）はそれぞれ一部詳細構成を示す
回路図、第１１図はこの発明の更に別の処理動作を示す
フローチャート、第１２図はそのフローを実現する装置
のブロック構成図、第１３図〜第１６図はそれぞれ一部
詳細構成を示す回路図、第１７図はこの発明の更に別の
実施例を示すブロック構成フローチャートである。ｌＯ〜１９．２０〜２４．４０〜４８．５２〜５５．６
０〜６２・・・演算ユニット、３１・・・余り処理回路
、５１・・・論理回路、１０１．１０３，４０１，５２
１〜５２３，５ＵＢＩ−５ＩＪＢ７−・・減算量、１０
５．３１２，４１２，５０１・・・加算器、１０２，４
１１，５２５，６０１・・・マルチプレクサ。出願人代理人　　安　形　雄　三亦ｌ　　　　　　　　　　　　　　　　　　　　　　　
弄子梁　ｌ　［八　　　　　　　　　　　　４シ察２已第３　回介÷脅帽入力をン欠１費への会すＷｊ ’ｂ−を第５已　１・余９３奈６　凪今＆　　　　　　　　　　　　　　亦手〆一一ノ一一一
）箒す羊７已羊６因第１０図　　　　　２ＲＬ−−−−Ｊ第１５凪第１６　　因

Claims

【特許請求の範囲】

（１）分子側入力ｙ＿５に対して分母側入力をｘ＿５と
し、（ｙ＿５−ｘ＿５）≧０ならば商Ｚ＿１として余り
Ｒ＿５＝ｙ＿５−ｘ＿５とし、（ｙ＿５−ｘ＿５）＜０
であれば商Ｚ＿１として余りＲ＿５＝ｙ＿５とする演算
ユニットを複数個設け、前記分母側入力ｘ＿５を前記各
演算ユニットに入力し、前記分子側入力ｙ＿５の前記商
Ｚ＿１に対応したビットずつを前記演算ユニットに各上
位桁からの余りデータと共に入力し、前記各演算ユニッ
トからの前記ビット商データの全体を商とし、最下位桁
の演算ユニットの余りデータを余りとすることを特徴と
する除算回路。
（２）分母データｘを−ｘに反転する反転回路と、分子
データｙの最上位ビットｙ＿ｍ及び前記分母データｘを
入力し、ｙ＿ｍ＜０であれば商Ｚ＿ｍ＝１として余りＲ
＿ｍ＝ｙ＿ｍ−ｘとし、ｙ＿ｍ≧０であれば商Ｚ＿ｍ＝
０として余りＲ＿ｍ＝ｙ＿ｍとする最上位演算ユニット
と、前記分子データの次最上位ビットから最下位ビット
までの１ビットずつを各上位桁の余りデータと共に分子
側データｙ＿５として入力し、前記分母データｘ及び−
ｘを入力し、ｙ＿５＜０であれば余りＲ＿５＝ｙ＿５＋
ｘとし、そうでなければ余りＲ＿５＝ｙ＿５−ｘとし、
余りＲ＿５≧０であれば商Ｚ＿１＝１としそうでなけれ
ばＺ＿１＝０とする複数の桁演算ユニットと、前記桁演
算ユニットの最下位桁の余りデータＲ＿ｔ及び前記分母
データｘを入力し、前記余りデータＲ＿ｔの最上位ビッ
トに応じて前記余りデータＲ＿ｔの前記分母データｘへ
の加算を制御し、加算結果をｙ／ｘの余りとする余り処
理回路とを具備し、前記最上位演算ユニット及び前記桁
演算ユニットからの１ビット商データの全体をｙ／ｘの
商とするようにしたことを特徴とする除算回路。