CN115809041B - 一种可配置的补码运算装置及计算设备 - Google Patents

一种可配置的补码运算装置及计算设备 Download PDF

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Abstract

本发明公开了一种可配置的补码运算装置及计算设备，针对传统的求补电路装置的缺陷，仅采用n个异或门、n个与或门和一个二选一多路选择器进行组合，电路结构简单、功耗较低，且补码转换的运算速度明显高于传统求补电路装置的运算速度。

Description

一种可配置的补码运算装置及计算设备
技术领域
本申请涉及电子技术领域，尤其涉及一种可配置的补码运算装置及计算设备。
背景技术
众所周知，数字电路的计算体系中只有加法器而没有减法器，这同样适用于计算机计算体系。因此，上述计算体系没办法直接做减法，减法需要通过加法实现，也即：减去一个数需要通过加上这个数的相反数来实现。而实施此计算需要引入符号位来表示正负。符号位在内存中存放在最左边一位，如果该位为0，则说明该数为正；若为1，说明该数为负。在此基础上，还需要引入原码、反码、补码来解决计算体系中做减法和引入符号位的问题。
源码是最简单的机器数表示法，其表示方式为：符号位加上真值的绝对值，即用第一位（最高位）表示符号，其余位表示真值。以带符号位的四位二进制数为例：1111，最高位为1表示此为负数，其它三位111表示真值。
反码在计算中做过渡使用。其中，正数的反码等于原码；负数的反码为原码除符号位外，其他位按位取反。
补码用符号位表示数值的正负，形式与原码的表示相同，但补码中的符号位和数字位一起参与运算将减法变成加法。其中，正数的原码、反码和补码均相同，负数求补码时符号位不变，其他位取反加1。
传统的求补电路装置一般由反相器、多路选择器和加法器组成，但电路结构太过复杂，已不太适配上述计算体系，因此，亟需一种替代方案。
发明内容
本发明提供了一种可配置的补码运算装置及计算设备，以解决或者部分解决传统求补电路装置的电路结构复杂的技术问题。
为解决上述技术问题，本发明的第一方面，公开了一种可配置的补码运算装置，包括：n个与或门、n个异或门、一个二选一多路选择器，n-1个输入数值位、n-1个输出数值位、n-1个进位信号、输入符号位、输出符号位、选择信号、取反控制信号和多路选择器控制信号，n≥2；每个所述与或门和每个所述异或门一一配对，在配对中，所述与或门中的与门的第一输入端和所述异或门的第一输入端共同连接，所述与或门中的与门的输出端连接所述与或门中的或门的第一输入端；所述与或门中的或门的第二输入端和所述异或门中的第二输入端共同连接；
在按低位至高位的排列顺序中，所述选择信号连接所有与或门中的与门的第二输入端；所述取反控制信号连接第1个所述与或门中的或门的第二输入端和第1个异或门中的第二输入端；
第k个输入数值位连接到第k个与或门中的与门的第一输入端和第k个异或门的第一输入端，k∈[1，n-1]；第k个与或门中的或门的输出端连接第k+1个与或门中的或门的第二输入端和第k+1个异或门的第二输入端，第k个与或门的输出信号作为第k+1个进位信号；第k个异或门的输出端连接第k个输出数值位；
所述输入符号位连接到第n个与或门中的与门的第一输入端和第n个异或门的第一输入端；第n-1个与或门中的或门的输出端和第n个异或门的输出端分别连接到所述二选一多路选择器的两个输入端，所述二选一多路选择器的输出端连接到所述输出符号位；
所述补码运算装置，用于根据所述选择信号、所述取反控制信号和所述多路选择器控制信号输入的不同，执行不同的运算模式，并结合按照输入数值位和输入符号位接收的输入码，通过计算实现不同的运算功能。
优选的，当所述选择信号取0，所述取反控制信号取0，所述多路选择器控制信号取0时，所述补码运算装置通过计算实现取绝对值运算功能：若所述输入码中的符号位为0，结果码和所述输入码相同；若所述输入码中的符号位为1，所述结果码中的符号位与所述输入码中的符号位相反，所述结果码中的数值位与所述输入码中的数值位相同。
优选的，当所述选择信号取0，所述取反控制信号取0，所述多路选择器控制信号取1时，所述补码运算装置通过计算实现复制运算功能：所述输入码的输入符号位无论为0或1，结果码不变。
优选的，所述当所述选择信号取0，所述取反控制信号取0，所述多路选择器控制信号取1时，所述补码运算装置通过计算实现延迟功能：在不同的时刻输出相同的结果码。
优选的，当所述选择信号取1，所述取反控制信号取0，所述多路选择器控制信号取0时，所述补码运算装置通过计算实现针对负数的补码转换功能：结果码为所述输入码对应的补码。
优选的，所述补码运算装置按照下述实施原理实现针对负数的补码转换功能：
当所述输入码为负数时，按照低位至高位的排列顺序查找出所述输入码中的首个“1”，保持首个“1”、低于首个“1”的数值位、所述输入码的符号位不变，所述首个“1”和所述输入码的符号位之间的数值位按位取反，得到所述输入码对应的补码。
优选的，当所述选择信号取1，所述取反控制信号取0，所述多路选择器控制信号取1时，所述补码运算装置通过计算实现补码运算功能：结果码为所述输入码的输入符号位、数值位逐位取反再加1，以将补码的减法转化为补码的加法。
优选的，当所述选择信号取0，所述取反控制信号取1，所述多路选择器控制信号取1；或者当所述选择信号取1，所述取反控制信号取1，所述多路选择器控制信号取1时，所述补码运算装置通过计算实现按位取反功能：结果码为所述输入码的符号位和数值位逐位取反。
优选的，当所述选择信号取0，所述取反控制信号取1，所述多路选择器控制信号取0；或者当所述选择信号取1，所述取反控制信号取1，所述多路选择器控制信号取0时，所述补码运算装置通过计算实现针对负数的求反码功能：结果码为所述输入码的符号位不变、所述输入码的数值位逐位取反。
本发明的第二方面，公开了一种计算设备，包括：如上述技术方案所述的可配置的补码运算装置。
通过本发明的一个或者多个技术方案，本发明具有以下有益效果或者优点：
本发明实施例公开的一种可配置的补码运算装置，针对传统的求补电路装置的缺陷，仅采用n个异或门、n个与或门和一个二选一多路选择器进行组合，电路结构简单、功耗较低，且补码转换的运算速度明显高于传统求补电路装置的运算速度。
此外，本发明所提出的可配置的补码运算装置将补码转换和补码运算相结合，可根据不同的输入信号实现不同的运算功能。
本发明所提出可配置的补码运算装置，在针对负数的补码转换模式中采用了不同于以往的运算原理，为补码转换提供了一种新思路。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了根据本发明一个实施例的可配置的补码运算装置的示意图；
图2示出了根据本发明一个实施例的电路模型输入“0001_0100”输入码后呈现的相应激励示意图；
图3示出了根据本发明一个实施例的在取绝对值运算模式下，电路模型针对输入码“0001_0100”的仿真输出结果示意图；
图4示出了根据本发明一个实施例的在复制运算模式下，电路模型针对输入码“0001_0100”的仿真输出结果示意图；
图5示出了根据本发明一个实施例的在补码运算模式下，电路模型针对输入码“0001_0100”的仿真输出结果示意图；
图6示出了根据本发明一个实施例的在按位取反模式下，电路模型针对输入码“0001_0100”的仿真输出结果示意图；
图7示出了根据本发明一个实施例的在按位取反模式下，电路模型针对输入码“0001_0100”的另一仿真输出结果结果示意图；
图8示出了根据本发明一个实施例的对电路模型输入“1001_0100”输入码后呈现的相应激励示意图；
图9示出了根据本发明一个实施例的在取绝对值运算模式下，电路模型针对输入码“1001_0100”的仿真输出结果示意图；
图10示出了根据本发明一个实施例的在复制运算模式下，电路模型针对输入码“1001_0100”的仿真输出结果示意图；
图11示出了根据本发明一个实施例的在针对负数的补码转换模式下，电路模型针对输入码“1001_0100”的仿真输出结果示意图；
图12示出了根据本发明一个实施例的在补码运算模式下，电路模型针对输入码“1001_0100”的仿真输出结果示意图；
图13示出了根据本发明一个实施例的在按位取反模式下，电路模型针对输入码“1001_0100”的仿真输出结果示意图；
图14示出了根据本发明一个实施例的在按位取反模式下，电路模型针对输入码“1001_0100”的另一个仿真输出结果示意图；
图15示出了根据本发明一个实施例的在针对负数的求反码模式下，电路模型针对输入码“1001_0100”的仿真输出结果示意图；
图16示出了根据本发明一个实施例的在针对负数的求反码模式下，电路模型针对输入码“1001_0100”的另一个仿真输出结果示意图；
图17示出了根据本发明一个实施例的传统求补电路模型中的电路延迟时间仿真结果示意图；
图18示出了根据本发明一个实施例的可配置的补码运算装置建立的电路模型中的电路延迟时间仿真结果示意图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
本发明实施例公开了一种可配置的补码运算装置，参看图1，图1中示出了按低位至高位的排列顺序。本实施例的补码运算装置包括：n个与或门、n个异或门、一个二选一多路选择器MUX。此外还包括：n-1个输入数值位：A0、A1…An-2，n-1个输出数值位：S0、S1…Sn-2，n-1个进位信号：C1、C2…Cn-1，输入符号位An-1，输出符号位Sn-1，选择信号sel，取反控制信号C0和用于控制二选一多路选择器MUX的多路选择器控制信号Mc，n≥2。
在补码运算装置中，输入数值位为输入码的数值位；输出数值位为输入码对应的结果码数值位，由选择信号sel、取反控制信号C0、多路选择器控制信号Mc共同决定；输入符号位An-1为输入码的符号位，输出符号位Sn-1为输入码对应的结果码的符号位。
其中，n个与或门和n个异或门数量相等，每个与或门和每个异或门一一配对。
在配对中，与或门中的与门的第一输入端和异或门的第一输入端共同连接，与或门中的与门的输出端连接与或门中的或门的第一输入端；与或门中的或门的第二输入端和异或门中的第二输入端共同连接，以上为配对中的单个与或门和单个异或门的连接关系，下面介绍补码运算装置与数值位、符号位以及各路信号的连接关系。
在按低位至高位的排列顺序中，选择信号sel连接所有与或门中的与门的第二输入端；取反控制信号C0连接第1个与或门中的或门的第二输入端和第1个异或门中的第二输入端。
第k个输入数值位Ak连接到第k个与或门中的与门的第一输入端和第k个异或门的第一输入端，k∈[1，n-1]；第k个与或门中的或门的输出端连接第k+1个与或门中的或门的第二输入端和第k+1个异或门的第二输入端，第k个与或门的输出信号作为第k+1个进位信号；第k个异或门的输出端连接第k个输出数值位Sk；
输入符号位An-1连接到第n个与或门中的与门的第一输入端和第n个异或门的第一输入端；第n-1个与或门中的或门的输出端和第n个异或门的输出端分别连接到二选一多路选择器的两个输入端，二选一多路选择器的输出端连接到输出符号位Sn-1。
以上是补码运算装置的连接关系介绍。在此结构基础上，补码运算装置，用于根据选择信号sel、取反控制信号C0、多路选择器控制信号Mc输入的不同，执行不同的运算模式，并结合按照输入数值位A0、A1…An-2和输入符号位An-1接收的输入码，通过计算实现不同的运算功能。
根据上述各路信号输入的不同，下面对补码运算装置可以实现的运算功能进行具体介绍。
当选择信号sel取0，取反控制信号C0取0，多路选择器控制信号Mc取0时，补码运算装置通过计算实现取绝对值运算功能：若输入码中的符号位为0，结果码和输入码相同；若输入码中的符号位为1，结果码中的符号位与输入码中的符号位相反，结果码中的数值位与输入码中的数值位相同。
当选择信号sel取0，取反控制信号C0取0，多路选择器控制信号Mc取1时，补码运算装置通过计算实现复制运算功能：输入码的输入符号位无论为0或1，结果码不变。在此基础上，由于正数的反码和补码都和原码保持一致，因此补码运算装置在该运算功能下可用作对正数求反码和补码。因在不同的时刻输出相同的结果码，因此补码运算装置在该运算功能下用作延迟单元，以实现延迟功能。
当选择信号sel取1，取反控制信号C0取0，多路选择器控制信号Mc取0时，补码运算装置通过计算实现针对负数的补码转换功能：结果码为输入码对应的补码。
进一步的，补码运算装置按照下述实施原理实现针对负数的补码转换功能：当输入码为负数时，按照低位至高位的排列顺序查找出输入码中的首个“1”，保持首个“1”、低于首个“1”的数值位、输入码的符号位不变，首个“1”和输入码的符号位之间的数值位按位取反，得到输入码对应的补码。
当选择信号sel取1，取反控制信号C0取0，多路选择器控制信号Mc取1时，补码运算装置通过计算实现补码运算功能：结果码为输入码的输入符号位、数值位逐位取反再加1，以将补码的减法转化为补码的加法。举例来说，在补码运算中，可将[B]补码转换为[-B]补码的操作，从而将补码的减法[A]补码- [B]补码转化为补码加法[A ]补码+ [-B ]补码。
当选择信号sel取0，取反控制信号C0取1，多路选择器控制信号Mc取1；或者当选择信号sel取1，取反控制信号取1，多路选择器控制信号取1时，补码运算装置通过计算实现按位取反功能：结果码为输入码的符号位和数值位逐位取反。
当选择信号sel取0，取反控制信号C0取1，多路选择器控制信号Mc取0；或者当选择信号sel取1，取反控制信号取1，多路选择器控制信号取0时，补码运算装置通过计算实现针对负数的求反码功能：结果码为输入码的符号位不变、数值位逐位取反，从而求得负数的反码。
为了便于说明和解释本发明，本实施例根据上述描述整理出补码运算装置的功能表，如表1所示。
表1
从表1中可知，根据选择信号、取反控制信号和多路选择器控制信号输入的不同，补码运算装置会执行不同的运算模式，结合按照输入数值位和输入符号位接收的输入码，通过计算实现不同的运算功能。
该装置具体的计算原理如下：
S0=A0⊕C0，其中，“⊕”表示异或门，若A0和C0输入不同，则S0=1；若A0和C0输入相同，则S0=0；
Sk=Ak⊕Ck，其中，若Ak和Ck输入不同，则Sk=1；若Ak和Ck输入相同，则Sk=0；k∈[1，n-1]；
Ck=Ck-1+sel&Ak-1，其中，“&”表示与门，若sel、Ak-,均为1，则输出为1，否则输出为0；“+”表示或门，若sel、Ak-,两个均为0，则输出为0，否则输出为1；
MUX输出=Sn-1或者Cn-1。
为了进一步说明和解释本发明，下面分别以8位有符号数“0001_0100”，“1001_0100”为例进行说明。
示例一：
为了进一步验证和解释本发明，本示例根据图1所示的装置结构搭建对应的电路模型，并且分别根据表1对不同输入信号下对电路模型的功能进行仿真。
以8位有符号数“0001_0100”为例的输入码进行仿真，对电路模型输入“0001_0100”输入码后呈现的相应激励如图2所示。该输入码的绝对值、反码、补码都为“0001_0100”，对该输入码进行补码运算得到的结果为“1110_1100”，对该输入码进行按位取反所得结果为“1110_1011”。
在本实施例中，n=8，则补码运算装置为8位补码运算装置，其各个功能模式下的运算过程如下所示。
当选择信号sel=0，取反控制信号C0=0，多路选择器控制信号Mc=0时，补码运算装置处于取绝对值运算模式，该模式下的运算过程为：
（1）输入数值位（A6A5A4A3A2A1A0）上输入001_0100，输入符号位（A7）上输入0；
（2）第1个输入数位值A0=0信号输入后，由于第1个输出数值位S0=A0⊕C0（此时S0=0⊕0=0），则第1个输出数值位S0=0，第1个进位信号（即第1个与或门的输出信号）C1=C0+sel&A0（此时C1=0+0&0=0），则输出C1=0至第2个与或门中的或门的第二输入端和第2个异或门中的第二输入端；
（3）第1个进位信号C1=0，第2个输入数位值A1=0，第2个输出数值位S1=A1⊕C1（此时S1=0⊕0=0），第2个进位信号C2=C1+sel&A1（此时第2个进位信号C2=0+0&0=0）；
（4）第2个进位信号C2=0，第3个输入数位值A2=1，第3个输出数值位S2=A2⊕C2（此时S2=1⊕0=1），第3个进位信号C3=C2+sel&A2（此时C3=0+0&1=0）；
（5）第3个进位信号C3=0，第4个输入数位值A3=0，第4个输出数值位S3=A3⊕C3（此时S3=0⊕0=0），第4个进位信号C4=C3+sel&A3（此时C4=0+0&0=0）；
（6）第4个进位信号C4=0，第5个输入数位值A4=1，第5个输出数值位S4=A4⊕C4（此时S4=1⊕0=1），第5个进位信号C5=C4+sel&A4（此时C5=0+0&1=0）；
（7）第5个进位信号C5=0，第6个输入数位值A5=0，第6个输出数值位S5=A5⊕C5（此时S5=0⊕0=0），第6个进位信号C6=C5+sel&A5（此时C6=0+0&0=0）；
（8）第6个进位信号C6=0，第7个输入数位值A6=0，第7个输出数值位S6=A6⊕C6（此时S6=0⊕0=0），第7个进位信号C7=C6+sel&A6（此时C7=0+0&0=0）；
（9）第7个进位信号C7=0，输入符号位A7=0，输出符号位S7=A7⊕C7（此时S7=0⊕0=0），由于Mc= 0，MUX输出= C7 = 0；
（10）由上述步骤可知，MUX输出S7S6S5S4S3S2S1S0=0001_0100，此数即为输入码“0001_0100”的绝对值。
在取绝对值运算模式下，电路模型针对输入码“0001_0100”的仿真输出结果参看图3。针对输入码“0001_0100”的运算结果为“0001_0100”，运算结果正确。
当选择信号sel=0，取反控制信号C0=0，多路选择器控制信号Mc=1时，补码运算装置处于处于复制运算模式。此模式可用于正数求反码、补码。
该模式下的运算过程（1）-（8）与前述取绝对值模式的运算过程（1）-（8）完全相同，故不再赘述；
该模式下第7个进位信号C7=0，输入符号位A7=0，输出符号位S7=A7⊕C7（此时S7=0⊕0=0），由于Mc= 1，MUX输出=S7 = 0；
由上述步骤可知，MUX输出S7S6S5S4S3S2S1S0=0001_0100，此数即为输入码“0001_0100”的复制结果，也可看做是输入码“0001_0100”的反码和补码。
在复制运算模式下，电路模型针对输入码“0001_0100”的仿真输出结果参看图4。针对输入码“0001_0100”的运算结果为“0001_0100”，运算结果正确。
当选择信号sel=1，取反控制信号C0=0，多路选择器控制信号Mc=1时，补码运算装置处于补码运算模式，即对输入码进行“按位取反，末为加1”操作，该模式下的运算过程为；
（1）输入数值位（A6A5A4A3A2A1A0）上输入001_0100，输入符号位（A7）上输入0；
（2）第1个输入数位值A0=0信号输入后，由于第1个输出数值位S0=A0⊕C0（此时S0=0⊕0=0），则第1个输出数值位S0=0，第1个进位信号（即第1个与或门的输出信号）C1=C0+sel&A0（此时C1=0+1&0=0），则输出C1=0至第2个与或门中的或门的第二输入端和第2个异或门中的第二输入端；
（3）第1个进位信号C1=0，第2个输入数位值A1=0，第2个输出数值位S1=A1⊕C1（此时S1=0⊕0=0），第2个进位信号C2=C1+sel&A1（此时C2=0+1&0=0）；
（4）第2个进位信号C2=0，第3个输入数位值A2=1，第3个输出数值位S2=A2⊕C2（此时S2=1⊕0=1），第3个进位信号C3=C2+sel&A2（此时C3=0+1&1=1）；
（5）第3个进位信号C3=1，第4个输入数位值A3=0，第4个输出数值位S3=A3⊕C3（此时S3=0⊕1=1），第4个进位信号C4=C3+sel&A3（此时C4=1+1&0=1）；
（6）第4个进位信号C4=1，第5个输入数位值A4=1，第5个输出数值位S4=A4⊕C4（此时S4=1⊕1=0），第5个进位信号C5=C4+sel&A4（此时C5=1+1&1=1）；
（7）第5个进位信号C5=1，第6个输入数位值A5=0，第6个输出数值位S5=A5⊕C5（此时S5=0⊕1=1），第6个进位信号C6=C5+sel&A5（此时C6=1+1&0=1）；
（8）第6个进位信号C6=1，第7个输入数位值A6=0，第7个输出数值位S6=A6⊕C6（此时S6=0⊕1=1），第7个进位信号C7=C6+sel&A6（此时C7=1+1&0=1）；
（9）第7个进位信号C7=1，输入符号位A7=0，输出符号位S7=A7⊕C7（此时S7=0⊕1=1），由于Mc= 1，MUX输出= S7= 1；
（10）由上述步骤可知，MUX输出S7S6S5S4S3S2S1S0=1110_1100，此数即为输入码“0001_0100”进行“按位取反，末位加1”补码运算的结果。
在补码运算模式下，电路模型针对输入码“0001_0100”的仿真输出结果参看图5。针对输入码“0001_0100”的运算结果为“1110_1100”，运算结果正确。
当选择信号sel=0，取反控制信号C0=1，多路选择器控制信号Mc=1；或者当选择信号sel=1，取反控制信号C0=1，多路选择器控制信号Mc=1时，补码运算装置处于按位取反模式，即当C0=1，Mc=1时，无论选择信号sel为何值，运算结果都为输入码按位取反的结果值，该模式下的运算过程为：
（1）输入数值位（A6A5A4A3A2A1A0）上输入001_0100，输入符号位（A7）上输入0；
（2）第1个输入数位值A0=0信号输入后，由于第1个输出数值位S0=A0⊕C0（此时S0=0⊕1=1），则第1个输出数值位S0=1，第1个进位信号（即第1个与或门的输出信号）C1=C0+sel&A0（此时C1=1+（0或1）&0=1），则输出C1=1至第2个与或门中的或门的第二输入端和第2个异或门中的第二输入端；
（3）第1个进位信号C1=1，第2个输入数位值A1=0，第2个输出数值位S1=A1⊕C1（此时S1=0⊕1=1），第2个进位信号C2=C1+sel&A1（此时C2=1+（0或1）&0=1）；
（4）第2个进位信号C2=1，第3个输入数位值A2=1，第3个输出数值位S2=A2⊕C2（此时S2=1⊕1=0），第3个进位信号C3=C2+sel&A2（此时C3=1+（0或1）&1=1）；
（5）第3个进位信号C3=1，第4个输入数位值A3=0，第4个输出数值位S3=A3⊕C3（此时S3=0⊕1=1），第4个进位信号C4=C3+sel&A3（此时C4=1+（0或1）&0=1）；
（6）第4个进位信号C4=1，第5个输入数位值A4=1，第5个输出数值位S4=A4⊕C4（此时S4=1⊕1=0），第5个进位信号C5=C4+sel&A4（此时C5=1+（0或1）&1=1）；
（7）第5个进位信号C5=1，第6个输入数位值A5=0，第6个输出数值位S5=A5⊕C5（此时S5=0⊕1=1），第6个进位信号C6=C5+sel&A5（此时C6=1+（0或1）&0=1）；
（8）第6个进位信号C6=1，第7个输入数位值A6=0，第7输出数值位S6=A6⊕C6（此时S6=0⊕1=1），第7个进位信号C7=C6+sel&A6（此时C7=1+（0或1）&0=1）；
（9）第七个进位信号C7=1，输入符号位A7=0，输出符号位S7=A7⊕C7（此时S7=0⊕1=1），由于Mc= 1，MUX输出= S7 = 1；
（10）由上述步骤可知，MUX输出S7S6S5S4S3S2S1S0=1110_1011，此数即为输入码“0001_0100”按位取反的结果。
在按位取反模式下，电路模型针对输入码“0001_0100”的仿真输出结果参看图6-图7。其中，在图6中，选择信号sel=0，取反控制信号C0=1，多路选择器控制信号Mc=1，针对输入码“0001_0100”的运算结果为“1110_1011”，运算结果正确。在图7中，或者当选择信号sel=1，取反控制信号C0=1，多路选择器控制信号Mc=1，针对输入码“0001_0100”的运算结果为“1110_1011”，运算结果正确。
示例二：
以8位有符号数“1001_0100”为例的输入码进行仿真，对电路模型输入“1001_0100”输入码后呈现的相应激励如图8所示。该输入码的绝对值为“0001_0100”，反码为“1110_1011”，补码为“1110_1100”，该输入码进行补码运算得到的结果为“0110_1100”，对该输入码进行按位取反所得结果为“0110_1011”。
在本实施例中，n=8，则补码运算装置为8位补码运算装置，其各个功能模式下的运算过程如下所示。
当选择信号sel=0，取反控制信号C0=0，多路选择器控制信号Mc=0时，补码运算装置处于取绝对值运算模式，该模式下的运算过程为：
（1）输入数值位（A6A5A4A3A2A1A0）上输入001_0100，输入符号位（A7）上输入1；
（2）第1个输入数位值A0=0信号输入后，由于第1个输出数值位S0=A0⊕C0（此时S0=0⊕0=0），则第1个输出数值位S0=0，第1个进位信号（即第1个与或门的输出信号）C1=C0+sel&A0（此时C1=0+0&0=0），则输出C1=0至第2个与或门中的或门的第二输入端和第2个异或门中的第二输入端；
（3）第1个进位信号C1=0，第2个输入数位值A1=0，第2个输出数值位S1=A1⊕C1（此时S1=0⊕0=0），第2个进位信号C2=C1+sel&A1（此时第2个进位信号C2=0+0&0=0）；
（4）第2个进位信号C2=0，第3个输入数位值A2=1，第3个输出数值位S2=A2⊕C2（此时S2=1⊕0=1），第3个进位信号C3=C2+sel&A2（此时C3=0+0&1=0）；
（5）第3个进位信号C3=0，第4个输入数位值A3=0，第4个输出数值位S3=A3⊕C3（此时S3=0⊕0=0），第4个进位信号C4=C3+sel&A3（此时C4=0+0&0=0）；
（6）第4个进位信号C4=0，第5个输入数位值A4=1，第5个输出数值位S4=A4⊕C4（此时S4=1⊕0=1），第5个进位信号C5=C4+sel&A4（此时C5=0+0&1=0）；
（7）第5个进位信号C5=0，第6个输入数位值A5=0，第6个输出数值位S5=A5⊕C5（此时S5=0⊕0=0），第6个进位信号C6=C5+sel&A5（此时C6=0+0&0=0）；
（8）第6个进位信号C6=0，第7个输入数位值A6=0，第7个输出数值位S6=A6⊕C6（此时S6=0⊕0=0），第7个进位信号C7=C6+sel&A6（此时C7=0+0&0=0）；
（9）第7个进位信号C7=0，输入符号位A7=1，输出符号位S7=A7⊕C7（此时S7=1⊕0=1），由于Mc= 0，MUX输出= C7= 0；
（10）由上述步骤可知，MUX输出S7S6S5S4S3S2S1S0=0001_0100，此数即为输入码“1001_0100”的绝对值。
在取绝对值运算模式下，电路模型针对输入码“1001_0100”的仿真输出结果参看图9。针对输入码“1001_0100”的运算结果为“0001_0100”，运算结果正确。
当选择信号sel=0，取反控制信号C0=0，多路选择器控制信号Mc=1时，补码运算装置处于处于复制运算模式。
该模式下的运算过程（1）-（8）与前述取绝对值模式的运算过程（1）-（8）完全相同，故不再赘述；
该模式下第7个进位信号C7=0，输入符号位A7=1，输出符号位S7=A7⊕C7（此时S7=1⊕0=1），由于Mc= 1，MUX输出= S7= 1；
由上述步骤可知，MUX输出S7S6S5S4S3S2S1S0=1001_0100，此数即为输入码“1001_0100”的复制结果。
在复制运算模式下，电路模型针对输入码“1001_0100”的仿真输出结果参看图10。针对输入码“1001_0100”的运算结果为“1001_0100”，运算结果正确。
当选择信号sel=1，取反控制信号C0=0，多路选择器控制信号Mc=0时，补码运算装置处于针对负数的补码转换模式，该模式下的运算过程为：
（1）输入数值位（A6A5A4A3A2A1A0）上输入001_0100，输入符号位（A7）上输入1；
（2）第1个输入数位值A0=0信号输入后，由于第1个输出数值位S0=A0⊕C0（此时S0=0⊕0=0），则第1个输出数值位S0=0，第1个进位信号（即第1个与或门的输出信号）C1=C0+sel&A0（此时C1=0+1&0=0），则输出C1=0至第2个与或门中的或门的第二输入端和第2个异或门中的第二输入端；
（3）第1个进位信号C1=0，第2个输入数位值A1=0，第2个输出数值位S1=A1⊕C1（此时S1=0⊕0=0），第2个进位信号C2=C1+sel&A1（此时C2=0+1&0=0）；
（4）第2个进位信号C2=0，第3个输入数位值A2=1，第3个输出数值位S2=A2⊕C2（此时S2=1⊕0=1），第3个进位信号C3=C2+sel&A2（此时C3=0+1&1=1）；
（5）第3个进位信号C3=1，第4个输入数位值A3=0，第4个输出数值位S3=A3⊕C3（此时S3=0⊕1=1），第4个进位信号C4=C3+sel&A3（此时C4=1+1&0=1）；
（6）第4个进位信号C4=1，第5个输入数位值A4=1，第5个输出数值位S4=A4⊕C4（此时S4=1⊕1=0），第5个进位信号C5=C4+sel&A4（此时C5=1+1&1=1）；
（7）第5个进位信号C5=1，第6个输入数位值A5=0，第6个输出数值位S5=A5⊕C5（此时S5=0⊕1=1），第6个进位信号C6=C5+sel&A5（此时C6=1+1&0=1）；
（8）第6个进位信号C6=1，第7个输入数位值A6=0，第7个输出数值位S6=A6⊕C6（此时S6=0⊕1=1），第7个进位信号C7=C6+sel&A6（此时C7=1+1&0=1）；
（9）第7个进位信号C7=1，输入符号位A7=1，输出符号位S7=A7⊕C7（此时S7=1⊕1=0），由于Mc= 0，MUX输出= C7= 1；
（10）由上述步骤可知，MUX输出S7S6S5S4S3S2S1S0=1110_1100，此数即为输入码“1001_0100”的补码。
在针对负数的补码转换模式下，电路模型针对输入码“1001_0100”的仿真输出结果参看图11。针对输入码“1001_0100”的运算结果为“1110_1100”，运算结果正确。
当选择信号sel=1，取反控制信号C0=0，多路选择器控制信号Mc=1时，补码运算装置处于补码运算模式。
该模式下的运算过程（1）-（8）与针对负数的补码转换模式下的运算过程（1）-（8）完全相同，故在此不再赘述；
该模式下第7个进位信号C7=1，输入符号位A7=1，输出符号位S7=A7⊕C7（此时S7=1⊕1=0），由于Mc= 1，MUX输出= S7 = 0；
由上述步骤可知，MUX输出S7S6S5S4S3S2S1S0=0110_1100，此数即为输入码“1001_0100”进行“按位取反，末位加1”补码运算的结果。
在补码运算模式下，电路模型针对输入码“1001_0100”的仿真输出结果参看图12。针对输入码“1001_0100”的运算结果为“0110_1100”，运算结果正确。
当选择信号sel=0，取反控制信号C0=1，多路选择器控制信号Mc=1；或者当选择信号sel=1，取反控制信号C0=1，多路选择器控制信号Mc=1时，补码运算装置处于按位取反模式，即当C0=1，Mc=1时，无论选择信号sel为何值，运算结果都为输入码按位取反的结果值，该模式下的运算过程为：
（1）输入数值位（A6A5A4A3A2A1A0）上输入001_0100，输入符号位（A7）上输入1；
（2）第1个输入数位值A0=0信号输入后，由于第1个输出数值位S0=A0⊕C0（此时S0=0⊕1=1），则第1个输出数值位S0=1，第1个进位信号（即第1个与或门的输出信号）C1=C0+sel&A0（此时C1=1+（0或1）&0=1），则输出C1=1至第2个与或门中的或门的第二输入端和第2个异或门中的第二输入端；
（3）第1个进位信号C1=1，第2个输入数位值A1=0，第2个输出数值位S1=A1⊕C1（此时S1=0⊕1=1），第2个进位信号C2=C1+sel&A1（此时C2=1+（0或1）&0=1）；
（4）第2个进位信号C2=1，第3个输入数位值A2=1，第3个输出数值位S2=A2⊕C2（此时S2=1⊕1=0），第3个进位信号C3=C2+sel&A2（此时C3=1+（0或1）&1=1）；
（5）第3个进位信号C3=1，第4个输入数位值A3=0，第4个输出数值位S3=A3⊕C3（此时S3=0⊕1=1），第4个进位信号C4=C3+sel&A3（此时C4=1+（0或1）&0=1）；
（6）第4个进位信号C4=1，第5个输入数位值A4=1，第5个输出数值位S4=A4⊕C4（此时S4=1⊕1=0），第5个进位信号C5=C4+sel&A4（此时C5=1+（0或1）&1=1）；
（7）第5个进位信号C5=1，第6个输入数位值A5=0，第6个输出数值位S5=A5⊕C5（此时S5=0⊕1=1），第6个进位信号C6=C5+sel&A5（此时C6=1+（0或1）&0=1）；
（8）第6个进位信号C6=1，第7个输入数位值A6=0，第7输出数值位S6=A6⊕C6（此时S6=0⊕1=1），第7个进位信号C7=C6+sel&A6（此时C7=1+（0或1）&0=1）；
（9）第7个进位信号C7=1，输入符号位A7=1，输出符号位S7=A7⊕C7（此时S7=1⊕1=0），由于Mc= 1，MUX输出= S7= 0；
（10）由上述步骤可知，MUX输出S7S6S5S4S3S2S1S0=0110_1011，此数即为输入码“1001_0100”按位取反的结果。
在按位取反模式下，电路模型针对输入码“1001_0100”的仿真输出结果参看图13-图14。其中，在图13中，选择信号sel=0，取反控制信号C0=1，多路选择器控制信号Mc=1，针对输入码“1001_0100”的运算结果为“0110_1011”，运算结果正确。在图14中，或者当选择信号sel=1，取反控制信号C0=1，多路选择器控制信号Mc=1，针对输入码“1001_0100”的运算结果为“0110_1011”，运算结果正确。
当选择信号sel=0，取反控制信号C0=1，多路选择器控制信号Mc=0；或者当选择信号sel=1，取反控制信号C0=1，多路选择器控制信号Mc=0时，补码运算装置处于针对负数的求反码模式，即当C0=1，Mc=0时，无论选择信号sel信号为何值，运算结果都是输入的负数原码对应的反码，该模式下的运算过程为：
（1）输入数值位（A6A5A4A3A2A1A0）上输入001_0100，输入符号位（A7）上输入1；
（2）第1个输入数位值A0=0信号输入后，由于第1个输出数值位S0=A0⊕C0（此时S0=0⊕1=1），则第1个输出数值位S0=1，第1个进位信号（即第1个与或门的输出信号）C1=C0+sel&A0（此时C1=1+（0或1）&0=1），则输出C1=1至第2个与或门中的或门的第二输入端和第2个异或门中的第二输入端；
（3）第1个进位信号C1=1，第2个输入数位值A1=0，第2个输出数值位S1=A1⊕C1（此时S1=0⊕1=1），第2个进位信号C2=C1+sel&A1（此时C2=1+（0或1）&0=1）；
（4）第2个进位信号C2=1，第3个输入数位值A2=1，第3个输出数值位S2=A2⊕C2（此时S2=1⊕1=0），第3个进位信号C3=C2+sel&A2（此时C3=1+（0或1）&1=1）；
（5）第3个进位信号C3=1，第4个输入数位值A3=0，第4个输出数值位S3=A3⊕C3（此时S3=0⊕1=1），第4个进位信号C4=C3+sel&A3（此时C4=1+（0或1）&0=1）；
（6）第4个进位信号C4=1，第5个输入数位值A4=1，第5个输出数值位S4=A4⊕C4（此时S4=1⊕1=0），第5个进位信号C5=C4+sel&A4（此时C5=1+（0或1）&1=1）；
（7）第5个进位信号C5=1，第6个输入数位值A5=0，第6个输出数值位S5=A5⊕C5（此时S5=0⊕1=1），第6个进位信号C6=C5+sel&A5（此时C6=1+（0或1）&0=1）；
（8）第6个进位信号C6=1，第7个输入数位值A6=0，第7个输出数值位S6=A6⊕C6（此时S6=0⊕1=1），第7个进位信号C7=C6+sel&A6（此时C7=1+（0或1）&0=1）；
（9）第7个进位信号C7=1，输入符号位A7=1，输出符号位S7=A7⊕C7（此时S7=1⊕1=0），由于Mc= 0，MUX输出= C7= 1；
（10）由上述步骤可知，MUX输出S7S6S5S4S3S2S1S0=1110_1011，此数即为输入码“1001_0100”的反码。
在针对负数的求反码模式下，电路模型针对输入码“1001_0100”的仿真输出结果参看图15-图16。其中，在图15中，选择信号sel=0，取反控制信号C0=1，多路选择器控制信号Mc=0，针对输入码“1001_0100”的运算结果为“1110_1011”，运算结果正确。在图16中，或者当选择信号sel=1，取反控制信号C0=1，多路选择器控制信号Mc=0，针对输入码“1001_0100”的运算结果为“1110_1011”，运算结果正确。
综上所述，本实施例公开的一种可配置的补码运算装置可以实现如表1所示的各种功能。
为了比较本实施例公开的可配置的补码运算装置以及传统求补电路装置的运算速度，针对两者均建立电路模型进行仿真。对上述两种电路模型的电路延迟进行比较，由于输入数据不同时，电路延迟时间也不同，此处选择两电路模型的最长延迟时间进行比较。
在传统求补电路模型中，当输入码为“1100_0000”时，选择信号sel与输出数值位S6间的电路延迟最长，具体电路延迟时间仿真结果如图17所示，其中，M3输入电压信号上升至高电位80%时的坐标、M4表示输出电压信号上升至高电位80%的坐标；从输入电压信号上升至高电位80%到输出电压信号上升至高电位80%，传统求补电路模型的最长延时为899ps。
在本实施例针对可配置的补码运算装置建立的电路模型中，当配置选择信号sel=1，取反控制信号C0=1，多路选择器控制信号Mc=1，输入码为“1000_0001”时，A0与输出电压高位msb间的电路延迟最长，具体电路延迟时间仿真结果如图18所示，M2表示输入电压信号上升至高电位80%的坐标，M1表示输出电压信号下降至高电位20%的坐标；从输入电压信号上升至高电位80%到输出电压信号下降至高电位20%，本实施例的补码运算装置电路的最长延时为320ps。由此可见，本发明公开的可配置的补码运算装置电路的运算速度比传统求补电路装置有显著提升。
基于与前述实施例中同样的发明构思，本发明实施例还公开了计算设备，包括如前述任一实施例描述的可配置的补码运算装置。在实际应用中，本发明提供的补码运算装置可运用于乘法器、算术逻辑单元(arithmetic and logic unit)、计算机等计算设备中，从而加快运算的速度、降低功耗，简化运算电路。
通过本发明的一个或者多个实施例，本发明具有以下有益效果或者优点：
本发明实施例公开的一种可配置的补码运算装置，针对传统的求补电路装置的缺陷，仅采用n个异或门、n个与或门和一个二选一多路选择器进行组合，电路结构简单、功耗较低，且补码转换的运算速度明显高于传统求补电路装置的运算速度。此外，本发明所提出的可配置的补码运算装置将补码转换和补码运算相结合，可根据不同的输入信号实现不同的运算功能。
本发明所提出可配置的补码运算装置，在针对负数的补码转换模式中采用了不同于以往的运算原理，为补码转换提供了一种新思路。
尽管已描述了本申请的优选实施例，但本领域内的普通技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种可配置的补码运算装置，其特征在于，包括：n个与或门、n个异或门、一个二选一多路选择器，n-1个输入数值位、n-1个输出数值位、n-1个进位信号、输入符号位、输出符号位、选择信号、取反控制信号和多路选择器控制信号，n≥2；每个所述与或门和每个所述异或门一一配对，在配对中，所述与或门中的与门的第一输入端和所述异或门的第一输入端共同连接，所述与或门中的与门的输出端连接所述与或门中的或门的第一输入端；所述与或门中的或门的第二输入端和所述异或门中的第二输入端共同连接；
在按低位至高位的排列顺序中，所述选择信号连接所有与或门中的与门的第二输入端；所述取反控制信号连接第1个所述与或门中的或门的第二输入端和第1个异或门中的第二输入端；
第k个输入数值位连接到第k个与或门中的与门的第一输入端和第k个异或门的第一输入端，k∈[1，n-1]；第k个与或门中的或门的输出端连接第k+1个与或门中的或门的第二输入端和第k+1个异或门的第二输入端，第k个与或门的输出信号作为第k+1个进位信号；第k个异或门的输出端连接第k个输出数值位；
所述输入符号位连接到第n个与或门中的与门的第一输入端和第n个异或门的第一输入端；第n-1个与或门中的或门的输出端和第n个异或门的输出端分别连接到所述二选一多路选择器的两个输入端，所述二选一多路选择器的输出端连接到所述输出符号位；
所述补码运算装置，用于根据所述选择信号、所述取反控制信号和所述多路选择器控制信号输入的不同，执行不同的运算模式，并结合按照输入数值位和输入符号位接收的输入码，通过计算实现不同的运算功能，所述运算功能包括：取绝对值运算功能，复制运算功能，补码转换功能，补码运算功能，按位取反功能，针对负数的求反码功能；其中，实现取绝对值运算功能时，所述选择信号取0，所述取反控制信号取0，所述多路选择器控制信号取0；实现复制运算功能时，所述选择信号取0，所述取反控制信号取0，所述多路选择器控制信号取1；实现补码运算功能时，所述选择信号取1，所述取反控制信号取0，所述多路选择器控制信号取1。
2.如权利要求1所述的补码运算装置，其特征在于，所述取绝对值运算功能为：若所述输入码中的符号位为0，结果码和所述输入码相同；若所述输入码中的符号位为1，所述结果码中的符号位与所述输入码中的符号位相反，所述结果码中的数值位与所述输入码中的数值位相同。
3.如权利要求1所述的补码运算装置，其特征在于，所述复制运算功能为：所述输入码的输入符号位无论为0或1，结果码不变。
4.如权利要求3所述的补码运算装置，其特征在于，当所述选择信号取0，所述取反控制信号取0，所述多路选择器控制信号取1时，所述补码运算装置通过计算实现延迟功能：在不同的时刻输出相同的结果码。
5.如权利要求1所述的补码运算装置，其特征在于，当所述选择信号取1，所述取反控制信号取0，所述多路选择器控制信号取0时，所述补码运算装置通过计算实现针对负数的补码转换功能：结果码为所述输入码对应的补码。
6.如权利要求5所述的补码运算装置，其特征在于，所述补码运算装置按照下述实施原理实现针对负数的补码转换功能：
当所述输入码为负数时，按照低位至高位的排列顺序查找出所述输入码中的首个“1”，保持首个“1”、低于首个“1”的数值位、所述输入码的符号位不变，所述首个“1”和所述输入码的符号位之间的数值位按位取反，得到所述输入码对应的补码。
7.如权利要求1所述的补码运算装置，其特征在于，所述补码运算功能为：结果码为所述输入码的输入符号位、数值位逐位取反再加1，以将补码的减法转化为补码的加法。
8.如权利要求1所述的补码运算装置，其特征在于，当所述选择信号取0，所述取反控制信号取1，所述多路选择器控制信号取1；或者当所述选择信号取1，所述取反控制信号取1，所述多路选择器控制信号取1时，所述补码运算装置通过计算实现按位取反功能：结果码为所述输入码的符号位和数值位逐位取反。
9.如权利要求1所述的补码运算装置，其特征在于，当所述选择信号取0，所述取反控制信号取1，所述多路选择器控制信号取0；或者当所述选择信号取1，所述取反控制信号取1，所述多路选择器控制信号取0时，所述补码运算装置通过计算实现针对负数的求反码功能：结果码为所述输入码的符号位不变、所述输入码的数值位逐位取反。
10.一种计算设备，其特征在于，包括：如权利要求1-9任一权项所述的可配置的补码运算装置。
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