CN113268219B - 一种带二进制补码转换的加法器电路 - Google Patents

一种带二进制补码转换的加法器电路 Download PDF

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Abstract

本发明涉及一种带二进制补码转换的加法器电路，包括补码加速器、延迟电路和加法器电路；补码加速器与延迟电路连接，延迟电路与加法器电路连接；补码加速器用于获得第一操作数的补码，将第一操作数的补码和第二操作数输入延迟电路；第一操作数和第二操作数均为二进制数，第二操作数为正数；延迟电路用于将第一操作数的补码和第二操作数延时输出；加法器电路用于将延时输出的第一操作数的补码和第二操作数进行相加，实现补码转换的同时减小了动态损耗。

Description

一种带二进制补码转换的加法器电路
技术领域
本发明涉及二进制补码技术领域，特别是涉及一种带二进制补码转换的加法器电路。
背景技术
计算机是基于二进制系统，只有0和1，二进制补码在计算机系统中既可以用来表示正数，也可以用来表示负数。二进制补码在加法器和算数逻辑单元中扮演着重要的角色，极大地影响着加法器和算术逻辑单元的运算速度。目前的二进制补码转换电路需要多路选择器和加法器组成，结构复杂，速度慢。
发明内容
本发明的目的是提供一种带二进制补码转换的加法器电路，实现补码转换的同时减小了动态损耗。
为实现上述目的，本发明提供了如下方案：
一种带二进制补码转换的加法器电路，包括补码加速器、延迟电路和加法器电路；所述补码加速器与所述延迟电路连接，所述延迟电路与所述加法器电路连接；
所述补码加速器用于获得第一操作数的补码，将所述第一操作数的补码和第二操作数输入所述延迟电路；所述第一操作数和所述第二操作数均为二进制数，所述第二操作数为正数；所述延迟电路用于将所述第一操作数的补码和所述第二操作数延时输出；所述加法器电路用于将延时输出的所述第一操作数的补码和所述第二操作数进行相加。
可选地，所述补码加速器包括多级运算单元；第0级运算单元为与运算单元，所述第0级运算单元包括与门，第1级运算单元至第n-2级运算单元为复合逻辑运算单元，所述复合逻辑运算单元均包括与门、或门和异或门，所述复合逻辑运算单元中与门的输出端为所述复合逻辑运算单元中或门的第一输入端，所述复合逻辑运算单元中或门的输出端为所述复合逻辑运算单元的输出端；
各级所述运算单元逐级连接，第i级运算单元的输出端连接第i+1级运算单元中或门的第二输入端和第i+1级运算单元中异或门的第一输入端，i∈[0，n-2]；第1级运算单元至第n-2级运算单元中与门的第一输入端和所述第0级运算单元中与门的第一输入端连接选择信号；所述选择信号设置为所述第一操作数的符号位；
n-1位的所述第一操作数按位从低到高依次输入第0级运算单元至第n-2级运算单元中与门的第二输入端；第1级运算单元至第n-2级运算单元中与门的第二输入端与异或门的第二输入端连接；第0级运算单元中与门的第二输入端、第1级运算单元至第n-2级运算单元中异或门的输出端的输出和所述第一操作数的符号位按位从低到高构成所述第一操作数的补码。
可选地，所述延迟电路包括延时信号输入端和2n个与门，所述延时信号输入端分别与2n个与门的第一输入端连接；所述第一操作数的补码按位依次输入所述延迟电路中n个与门的第二输入端，所述第二操作数按位依次输入所述延迟电路中n个与门的第二输入端；所述延迟电路中2n个与门的输出端的输出构成所述第一操作数的补码和所述第二操作数。
可选地，所述加法器电路包括半加器和n-1级全加器；n-1级全加器逐级连接，半加器的进位输出输入第1级全加器，第j级全加器的进位输出输入第j+1级全加器，j∈[1，n-2]。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明通过补码加速器实现对操作数进行补码转换，且通过延时单元实现两个操作数同时到达加法器进行加法运算，减小了动态功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种带二进制补码转换的加法器电路结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种带二进制补码转换的加法器电路，实现补码转换的同时减小了动态损耗。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
对于一个有符号二进制数，若为正数时，补码与原码一样；若为负数时，通过观察原码和补码发现：从最低位到最高位看过去(即由右至左)，找到第一个“1”，符号位和找到的第一个“1”以及第一个“1”之后的“0”保持不变，将找到的第一个“1”和符号位间的比特位按位取反，这样得到的结果即为所求数的补码。对于一个信号，如果将它与延时单元作为与门的两个输入，那么与门的输出是将这个信号延迟一段时间再输出的结果，但信号的值不会改变。
基于上述理论，本发明公开了一种带二进制补码转换的加法器电路3。
图1为本发明一种带二进制补码转换的加法器电路3结构示意图，如图1所示，一种带二进制补码转换的加法器电路3，包括补码加速器1、延迟电路2和加法器电路3；补码加速器1与延迟电路2连接，延迟电路2与加法器电路3连接。
补码加速器1用于获得第一操作数的补码，将第一操作数的补码和第二操作数输入延迟电路2；第一操作数和第二操作数均为二进制数，第二操作数为正数；延迟电路2用于将第一操作数的补码和第二操作数延时输出；加法器电路3用于将延时输出的第一操作数的补码和第二操作数进行相加。
补码加速器1包括多级运算单元；第0级运算单元为与运算单元，第0级运算单元包括与门，第1级运算单元至第n-2级运算单元为复合逻辑运算单元，复合逻辑运算单元均包括与门、或门和异或门，复合逻辑运算单元中与门的输出端为复合逻辑运算单元中或门的第一输入端，复合逻辑运算单元中或门的输出端为复合逻辑运算单元的输出端。
各级运算单元逐级连接，第i级运算单元的输出端连接第i+1级运算单元中或门的第二输入端和第i+1级运算单元中异或门的第一输入端，i∈[0，n-2]；第1级运算单元至第n-2级运算单元中与门的第一输入端和第0级运算单元中与门的第一输入端连接选择信号；选择信号设置为第一操作数的符号位。
n-1位的第一操作数按位从低到高依次输入第0级运算单元至第n-2级运算单元中与门的第二输入端；第1级运算单元至第n-2级运算单元中与门的第二输入端与异或门的第二输入端连接；第0级运算单元中与门的第二输入端（即第一操作数的最低位）、第1级运算单元至第n-2级运算单元中异或门的输出端的输出和第一操作数的符号位按位从低到高构成第一操作数的补码。
延迟电路2包括延时信号输入端和2n个与门，延时信号输入端分别与2n个与门的第一输入端连接；第一操作数的补码按位依次输入延迟电路2中n个与门的第二输入端，第二操作数按位依次输入延迟电路2中n个与门的第二输入端；延迟电路2中2n个与门的输出端的输出构成第一操作数的补码和第二操作数。
加法器电路3包括半加器和n-1级全加器；n-1级全加器逐级连接，半加器的进位输出输入第1级全加器，第j级全加器的进位输出输入第j+1级全加器，j∈[1，n-2]。
两个操作数在加法器中进行加法运算时，操作数既可以为正，也可以为负。若其中一个操作数为负，则需要对这个操作数进行补码转换。并且通常要求两个操作数能同时达到加法器进行运算，目的是减小动态功耗。本发明提出的电路可以实现补码转换和减小动态功耗这两个要求。
下面详细说明本发明一种带二进制补码转换的加法器电路3，一种带二进制补码转换的加法器电路3分为三个部分，分别是：补码加速器1，与门和延迟信号构成的延迟电路2和加法器电路3。补码加速器1由（n-2）个复合与或门和（n-2）个异或门以及一个与门构成；延迟电路2由2n个与门和一个延迟信号组成，加法器电路3由n个加法器级联而成。下面分别介绍补码加速器1，延迟电路2和加法器这三部分的具体结构。
补码加速器1：sel作为选择信号输入到第一级的与门以及后边每一级的复合与或门中与门的输入上，复合与或门包括一个与门和一个或门，其中与门的输出为或门的一个输入，操作数信号输入到第一级与门以及后边每一级的复合与或门中与门的输入上，第一级与门的输出Co1信号连接到第二级复合与或门中或门的输入上和第二级异或门输入上，第二级的输出信号连接到下一级复合与或门中或门的输入上和下一级异或门输入上。操作数的数值位Bn-2...B3B2B1B0完成求补码运算后输出结果数值位Bn-2’...B3’B2’B1’B0’，由于求补码符号位不会发生变化，所以Bn-1’=Bn-1。
延迟电路2：补码运算完成的输出B0’信号与延迟信号作为延迟电路2中与门的两个输入，第1个与门的输出信号add0’连接到半加器，作为半加器HA的一个输入。另一个操作数A0与延迟信号作为第2个与门的两个输入，第1个与门的输出信号add0连接到半加器，作为半加器HA的另一个输入。此时，操作数A和B的补码就同时到达加法器进行运算，降低了动态功耗。add1’，add2’，add3’……addn-1’信号分别作为全加器FA1，全加器FA2，全加器FA3……全加器FAn-1的一个输入，add1，add2，add3……addn-1信号分别作为全加器FA1，FA2，FA3……FAn-1的另一个输入。
加法器电路3：加法器电路3由1个半加器和n-1个全加器组成，前一级的进位输出到下一级，并且输出本级的结果。
运算过程为分为三部分，一部分是补码加速器1部分，另一部分是延迟电路2部分，还有一部分是加法器电路3。接下分别讲述这三部分的具体运算过程。
补码加速器1：对于一个操作数Bn-1Bn-2...B3B2B1B0，Bn-1为符号位，Bn-2...B3B2B1B0为数值位。Co1、Co2...Con-2为进位信号。
补码转换分两种情况:(1)操作数为正，符号位Bn-1位为0，Sel=0；输出结果不变。
(2)操作数为负，符号位Bn-1位为1，Sel=1；输出结果为补码。
输出结果为Bn-1’Bn-2’...B3’B2’B1’B0’。
延迟电路2：对于补码加速器1输出Bn-1’Bn-2’...B3’B2’B1’B0’，它的每一位与延迟信号作为与门的输入；对于另一个操作数An-1An-2...A3A2A1A0，它的每一位与延迟信号作为与门的输入。
延迟电路2中与门的输出即为延迟后的两个操作数。
加法器电路3：加法器电路3的输入分别是延迟后的两个信号add0’，add1’，add2’，add3’……addn-1’和add0，add1，add2，add3……addn-1以及进位输出Ci1、Ci2...Cin-1。加法器电路3的输出为Sumn-1Sumn-2...Sum3Sum2Sum1Sum0。
下面以具体实施例说明本发明的运算过程：8位的第一操作数B为有符号数，即负数，8位的第二操作数A为正数，第一操作数B（B7B6B5B4 B3B2B1B0）为1000_0100，第二操作数A（A7A6A5A4 A3A2A1A0）为0000_0110。
补码加速器1部分：
（1） 可以看到第一操作数的符号位B7为1，选择信号Sel置为1。
（2） 第一级的B0=0信号输入后，输出B0’=0，第一级的中间输出Co1= Sel&B0（Co1=1&0），输出为Co1=0；
（3） 第二级的输入信号Co1=0，B1为0，输出B1’=B1⊕Co1(B1’=0⊕0=0 )，Co2= Co1+Sel&B1（Co2=0+1&0=0）;
（4） 第三级的输入信号Co2=0，B2为1，输出B2’= B2⊕Co2(B2’=1⊕0=1 )，Co3= Co2+Sel&B2（Co3=0+1&1=1）;
（5） 第四级的输入信号Co3=1，B3为0，输出B3’= B3⊕Co3(B3’=0⊕1=1 )，Co4= Co3+Sel&B3（Co4=1+1&0=1）;
（6） 第五级的输入信号Co4=1，B4为0，输出B4’= B4⊕Co4(B4’=0⊕1=1 )，Co5= Co4+Sel&B4（Co5=1+1&0=1）;
（7） 第六级的输入信号Co5=1，B5为0，输出B5’= B5⊕Co5(B5’=0⊕1=1 )，Co6= Co5+Sel&B5（Co6=1+1&0=1）;
（8） 第七级的输入信号Co6=1，B6为0，输出B6’= B6⊕Co6(B6’=0⊕1=1 )，Co7= Co6+Sel&B6（Co7=1+1&0=1）;B7’=B7= Co7=1;
（9） 最终得出，B7’B6’B5’B4’B3’B2’B1’B0’ =1111_1100，此数即为补码。
延迟电路2部分：
（1） 延迟信号作为与门AND1,AND2……AND14，AND15，AND16的一个输入；
（2） 第一级的输入信号B0’和A0分别作为与门AND1与AND2的另一个输入，AND1和AND2的输出分别是add0’=0和add0=0；
（3） 第二级的输入信号B1’和A1分别作为与门AND3与AND4的另一个输入，AND3和AND4的输出分别是add1’=0和add1=1；
（4） 第三级的输入信号B2’和A2分别作为与门AND5与AND6的另一个输入，AND5和AND6的输出分别是add2’=1和add2=1；
（5） 第四级的输入信号B3’和A3分别作为与门AND7与AND8的另一个输入，AND7和AND8的输出分别是add3’=1和add3=0；
（6） 第五级的输入信号B4’和A4分别作为与门AND9与AND10的另一个输入，AND9和AND10的输出分别是add4’=1和add4=0；
（7） 第六级的输入信号B5’和A5分别作为与门AND11与AND12的另一个输入，AND11和AND12的输出分别是add5’=1和add5=0；
（8） 第七级的输入信号B6’和A6分别作为与门AND13与AND14的另一个输入，AND13和AND14的输出分别是add6’=1和add6=0；
（9） 第八级的输入信号B7’和A7分别作为与门AND15与AND16的另一个输入，AND15和AND16的输出分别是add7’=1和add7=0；
（10）最终得出AND16AND15……AND0的输出信号是A7……A0和B7’……B0’延迟了相同时间，同时到达加法器进行加法计算。
加法器电路3部分：
（1） 第一级半加器的输入add0’=0和add0=0，半加器输出Sum0=0，进位输出Ci1=0；
（2） 第二级全加器的输入add1’=0和add1=1，全加器输出Sum1=1，进位输出Ci2=0；
（3） 第三级全加器的输入add2’=1和add2=1，全加器输出Sum2=0，进位输出Ci3=1；
（4） 第四级全加器的输入add3’=1和add3=0，全加器输出Sum3=0，进位输出Ci4=1；
（5） 第五级全加器的输入add4’=1和add4=0，全加器输出Sum4=0，进位输出Ci5=1；
（6） 第六级全加器的输入add5’=1和add5=0，全加器输出Sum5=0，进位输出Ci6=1；
（7） 第七级全加器的输入add6’=1和add6=0，全加器输出Sum6=0，进位输出Ci7=1；
（8） 第八级全加器的输入add7’=1和add7=0，全加器输出Sum7=0，进位输出Co=1；
加法器的最终输出Sum7 Sum6 Sum5 Sum4 Sum3 Sum2 Sum1 Sum0=0000_0010。
本发明的技术效果为：补码加速器电路与传统的补码转换电路相比，使用更少的晶体管，电路结构更为简单，且提高了补码转换的效率，在高速电路中有更好的应用。在加法器的两个操作数到达加法器之前，使用延迟电路的优点是保证了两个操作数同时到达加法器进行运算，避免了两个操作数因到达时间不同而对加法器的进位产生不必要的跳变，减小了动态功耗。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (3)

1.一种带二进制补码转换的加法器电路，其特征在于，包括补码加速器、延迟电路和加法器电路；所述补码加速器与所述延迟电路连接，所述延迟电路与所述加法器电路连接；
所述补码加速器用于获得第一操作数的补码，将所述第一操作数的补码和第二操作数输入所述延迟电路；所述第一操作数和所述第二操作数均为二进制数，所述第二操作数为正数；所述延迟电路用于将所述第一操作数的补码和所述第二操作数延时输出；所述加法器电路用于将延时输出的所述第一操作数的补码和所述第二操作数进行相加；
所述补码加速器包括多级运算单元；第0级运算单元为与运算单元，所述第0级运算单元包括与门，第1级运算单元至第n-2级运算单元为复合逻辑运算单元，所述复合逻辑运算单元均包括与门、或门和异或门，所述复合逻辑运算单元中与门的输出端为所述复合逻辑运算单元中或门的第一输入端，所述复合逻辑运算单元中或门的输出端为所述复合逻辑运算单元的输出端；
各级所述运算单元逐级连接，第i级运算单元的输出端连接第i+1级运算单元中或门的第二输入端和第i+1级运算单元中异或门的第一输入端，i∈[0，n-2]；第1级运算单元至第n-2级运算单元中与门的第一输入端和所述第0级运算单元中与门的第一输入端连接选择信号；所述选择信号设置为所述第一操作数的符号位；
n-1位的所述第一操作数按位从低到高依次输入第0级运算单元至第n-2级运算单元中与门的第二输入端；第1级运算单元至第n-2级运算单元中与门的第二输入端与异或门的第二输入端连接；第0级运算单元中与门的第二输入端、第1级运算单元至第n-2级运算单元中异或门的输出端的输出和所述第一操作数的符号位按位从低到高构成所述第一操作数的补码。
2.根据权利要求1所述的带二进制补码转换的加法器电路，其特征在于，所述延迟电路包括延时信号输入端和2n个与门，所述延时信号输入端分别与2n个与门的第一输入端连接；所述第一操作数的补码按位依次输入所述延迟电路中n个与门的第二输入端，所述第二操作数按位依次输入所述延迟电路中n个与门的第二输入端；所述延迟电路中2n个与门的输出端的输出构成所述第一操作数的补码和所述第二操作数。
3.根据权利要求2所述的带二进制补码转换的加法器电路，其特征在于，所述加法器电路包括半加器和n-1级全加器；n-1级全加器逐级连接，半加器的进位输出输入第1级全加器，第j级全加器的进位输出输入第j+1级全加器，j∈[1，n-2]。
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