JPS61118835A - ハ−ドウエア除算器 - Google Patents
ハ−ドウエア除算器Info
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- JPS61118835A JPS61118835A JP59240206A JP24020684A JPS61118835A JP S61118835 A JPS61118835 A JP S61118835A JP 59240206 A JP59240206 A JP 59240206A JP 24020684 A JP24020684 A JP 24020684A JP S61118835 A JPS61118835 A JP S61118835A
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- JP
- Japan
- Prior art keywords
- quotient
- dividend
- sign bit
- divisor
- remainder
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
- G06F2207/5354—Using table lookup, e.g. for digit selection in division by digit recurrence
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、除算をハードウェアにより高運に実施する
ハードウェア除算器−関するもので、例えば・！ターン
認識、技術計算およびレーダ機器等に広く使用されるも
のである。
ハードウェア除算器−関するもので、例えば・！ターン
認識、技術計算およびレーダ機器等に広く使用されるも
のである。
近時、並列乗算器がＬＳＩ化され、製品化されている。
この並列乗算器は高速演算が可能であす、ハターン認識
装置やミニコンピユータ、犬、中形計算機等に使用され
ている。
装置やミニコンピユータ、犬、中形計算機等に使用され
ている。
これに対して、除算は計算手順が複雑であり、ハードウ
ェアのみによって構成することが困難であった。このた
め、従来ではマイクロプログラム（制御プログラム）を
用いた繰返し演算により除算を実行するのが一般的であ
った。しかし、このようなマイクログロダラム方式によ
る除算は計算時間が長くなシ、剰余、商の補正を行なう
場合には大変な計算時間を必要とする欠点がある。
ェアのみによって構成することが困難であった。このた
め、従来ではマイクロプログラム（制御プログラム）を
用いた繰返し演算により除算を実行するのが一般的であ
った。しかし、このようなマイクログロダラム方式によ
る除算は計算時間が長くなシ、剰余、商の補正を行なう
場合には大変な計算時間を必要とする欠点がある。
また、ハードウェア的に除算を行なう回路としては、例
えばフェアチャイルド社の５４Ｆ／７４Ｆ５５９ （乗
除算器）があるが、これは並列回路ではないため、動作
速度が１６ビツト時で１．２〜１．６μｍ程度であシ、
要求を満たすものではなかった。
えばフェアチャイルド社の５４Ｆ／７４Ｆ５５９ （乗
除算器）があるが、これは並列回路ではないため、動作
速度が１６ビツト時で１．２〜１．６μｍ程度であシ、
要求を満たすものではなかった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、除算を高 ：速に実行で
き、且つ剰余および商の符号の補正も可能なハードウェ
ア除算器を提供することである。
その目的とするところは、除算を高 ：速に実行で
き、且つ剰余および商の符号の補正も可能なハードウェ
ア除算器を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、引き放し法を用いて加減算および左シフトの演
算をｎ段繰返すことにより除算を実行し、これによって
得られた商を除数と被除数の符号ビットに基づいて補正
するとともに、最終部分剰余の符号を被除数の符号ビッ
トと同符号に補正するようにしたものである。
ために、引き放し法を用いて加減算および左シフトの演
算をｎ段繰返すことにより除算を実行し、これによって
得られた商を除数と被除数の符号ビットに基づいて補正
するとともに、最終部分剰余の符号を被除数の符号ビッ
トと同符号に補正するようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。第１図における除算器１１には、Ｎ ＋ ｎビッ
トからなる被乗数ＸおよびＮビットの除数Ｙがそれぞれ
供給され、この除算器１１からはｎビットの商Ｑ′、１
ビツトのオーバーフローＯＦ、およびＮビットの剰余Ｒ
′が出力される。上記商Ｑ′は、商補正回路ＱＣに供給
されて符号の補正が行なわれ、この商補正回路ＱＣから
補正された商Ｑを得る。また、上記剰余Ｒ′は剰余補正
回路ＲＣに供給されて符号の補正が行なわれ、この剰余
補正回路ＲＣから補正された剰余Ｒｉ得るようにして成
る。
する。第１図における除算器１１には、Ｎ ＋ ｎビッ
トからなる被乗数ＸおよびＮビットの除数Ｙがそれぞれ
供給され、この除算器１１からはｎビットの商Ｑ′、１
ビツトのオーバーフローＯＦ、およびＮビットの剰余Ｒ
′が出力される。上記商Ｑ′は、商補正回路ＱＣに供給
されて符号の補正が行なわれ、この商補正回路ＱＣから
補正された商Ｑを得る。また、上記剰余Ｒ′は剰余補正
回路ＲＣに供給されて符号の補正が行なわれ、この剰余
補正回路ＲＣから補正された剰余Ｒｉ得るようにして成
る。
前記乗算器１１は、第２図（、）に示すような一般的な
Ｎビットの並列加算器１２を複数個用いて構成されるも
のである。この並列加減算器１２はＮビットの被除数入
力端Ａ１およびＮビ、トの除数入力端Ｂ、１ビットの動
作指令入力端Ｉ、Ｎビットの演算出力端Σ、演算出力端
Σの最上位ビットと同一の信号が出力される除算オーバ
ーフロー出力端Ｃから構成されており、動作指令入力端
Ｉに供給される信号に応じて、同図（ｂ）に示す如く加
算動作、あるいは減算動作が行われるようになっている
。
Ｎビットの並列加算器１２を複数個用いて構成されるも
のである。この並列加減算器１２はＮビットの被除数入
力端Ａ１およびＮビ、トの除数入力端Ｂ、１ビットの動
作指令入力端Ｉ、Ｎビットの演算出力端Σ、演算出力端
Σの最上位ビットと同一の信号が出力される除算オーバ
ーフロー出力端Ｃから構成されており、動作指令入力端
Ｉに供給される信号に応じて、同図（ｂ）に示す如く加
算動作、あるいは減算動作が行われるようになっている
。
第３図は上記並列加減算器１２をｎ ＋ １個用いて、
第１図に示した除算器１１を構成したものである。即ち
、第１段目の並列加減算器１２、の入力端Ａ工にはＮ
＋ ｎビットの被除数のうち、上位Ｎビットが供給され
る。この被除数のうち、下位ｎビットは第２段目の並列
加減算器１２□〜第ｎ ＋ １段目の並列加減算器”ｎ
−Ｈの入力端Ａ、。〜Ａｎ＋１ｏにそれぞれ対応して１
ビツトづつ供給される。また、第１段目〜第ｎ ＋ １
段目の並列加減算器１２．〜” ｎ＋１の入力端Ｂ１〜
Ｂｎ＋１にはＮビットからなる除数が供給される。
第１図に示した除算器１１を構成したものである。即ち
、第１段目の並列加減算器１２、の入力端Ａ工にはＮ
＋ ｎビットの被除数のうち、上位Ｎビットが供給され
る。この被除数のうち、下位ｎビットは第２段目の並列
加減算器１２□〜第ｎ ＋ １段目の並列加減算器”ｎ
−Ｈの入力端Ａ、。〜Ａｎ＋１ｏにそれぞれ対応して１
ビツトづつ供給される。また、第１段目〜第ｎ ＋ １
段目の並列加減算器１２．〜” ｎ＋１の入力端Ｂ１〜
Ｂｎ＋１にはＮビットからなる除数が供給される。
さらに、第１段目〜第ｎ段目の並列加減算器１２１〜１
２ｎにおける各出力端Σ１〜Σ０から出力される演算結
果（部分剰余）のうち下位Ｎ−１ビツトはそれぞれ次段
１２□〜”ｎ＋１の入力端Ａ！〜Ａｎ＋１に供給される
。また、第ｎ ＋ １段目の並列加減算器” ｎ＋１に
おける出力端Σｎ＋１からは剰余が出力される。さらに
、各並列加減算器１２１〜” ｎ＋１における除算オー
バーフロー出力端Ｃ１〜Ｃｎ＋、の出力信号はそれぞれ
インバータ回路１３．〜１３ｎ＋、を介して取出され、
このイン・々−タ回路１３１〜１３ｎ＋１の出力信号Ｑ
ａ〜Ｑ のうち、Ｑ１〜Ｑｎは商となっている。
２ｎにおける各出力端Σ１〜Σ０から出力される演算結
果（部分剰余）のうち下位Ｎ−１ビツトはそれぞれ次段
１２□〜”ｎ＋１の入力端Ａ！〜Ａｎ＋１に供給される
。また、第ｎ ＋ １段目の並列加減算器” ｎ＋１に
おける出力端Σｎ＋１からは剰余が出力される。さらに
、各並列加減算器１２１〜” ｎ＋１における除算オー
バーフロー出力端Ｃ１〜Ｃｎ＋、の出力信号はそれぞれ
インバータ回路１３．〜１３ｎ＋、を介して取出され、
このイン・々−タ回路１３１〜１３ｎ＋１の出力信号Ｑ
ａ〜Ｑ のうち、Ｑ１〜Ｑｎは商となっている。
また、除算オーバーフロー出力端Ｃ８〜Ｃｎ＋１のうち
、Ｃ１〜Ｃｎの出力信号はそれぞれ次段の動作指令入力
端１２〜Ｉｆ＆＋１に動作指令信号として供給される。
、Ｃ１〜Ｃｎの出力信号はそれぞれ次段の動作指令入力
端１２〜Ｉｆ＆＋１に動作指令信号として供給される。
上記構成において、１段目の並列加減算器１２１では動
作指令入力端工、に供給される゛°Ｏ＃信号に応じてＡ
、−Ｂ１なる演算が実行される。
作指令入力端工、に供給される゛°Ｏ＃信号に応じてＡ
、−Ｂ１なる演算が実行される。
この演算結果のうち、Ｎ−１ビツトは出力端Σ１から次
段の入力端Ａ、に供給され、除算オーバーフロー出力端
Ｃ１より出力される出力端Σ。
段の入力端Ａ、に供給され、除算オーバーフロー出力端
Ｃ１より出力される出力端Σ。
の最上位ビットに対応する信号はインバータ回路１３１
を介して出力されるとともに、次段の動作指令入力端Ｉ
、に供給される。第２段目の並列加減算器１２！ではこ
の動作指令入力端工。
を介して出力されるとともに、次段の動作指令入力端Ｉ
、に供給される。第２段目の並列加減算器１２！ではこ
の動作指令入力端工。
に供給された信号に応じてＡ、の最下位に被除数ｎピ°
ットのうちの最上位ビットＡ２゜を付加したＡ、Ａ、。
ットのうちの最上位ビットＡ２゜を付加したＡ、Ａ、。
に対してＡ、Ａ、。−Ｂ！あるいはＡ、Ａ、。十Ｂ、な
る演算が行われ、インバータ回路１３．を介して商Ｑ１
、および出力端Σ。
る演算が行われ、インバータ回路１３．を介して商Ｑ１
、および出力端Σ。
より演算結果、除算オーバーフロー出力端Σ。
より次の動作指令信号が出力される。このうち、演算結
果および動作指令信号は次段の並列加減 ・算器
１２３に供給され、同様に演算が実行される。このよう
にして、各インバータ回路１３゜〜”ｎ＋１からは商Ｑ
１〜Ｑｎが出力され、第ｎ ＋ １段目の並列加減算器
”ｎ＋１における除算オーバーフロー出力端ＣおよびΣ
ｎ＋、からはＮビットｎ＋１ の剰余が出力される。なお、この剰余のうち、除算オー
バーフロー出力端Ｃｎ＋、は符号ビットとして作用する
。
果および動作指令信号は次段の並列加減 ・算器
１２３に供給され、同様に演算が実行される。このよう
にして、各インバータ回路１３゜〜”ｎ＋１からは商Ｑ
１〜Ｑｎが出力され、第ｎ ＋ １段目の並列加減算器
”ｎ＋１における除算オーバーフロー出力端ＣおよびΣ
ｎ＋、からはＮビットｎ＋１ の剰余が出力される。なお、この剰余のうち、除算オー
バーフロー出力端Ｃｎ＋、は符号ビットとして作用する
。
第４図（、）は、前記第１図における商補正回路ＱＣの
構成例を示している。エクスクル−シブオア回路１４の
２つの入力端には、被除数Ｘの符号ビット（最上位ビッ
ト）Ｘｏ、および除数Ｘの符号ビット（最上位ピッ））
Ｘｏの信号がそれぞれ供給される。このエクスクル−シ
ブオア回路１４の出力は、前記除算器１１から出力され
る商Ｑ′が入力される加算器１５０入力端Ｃに供給され
る。そして、この加算器１５から補正された商Ｑを得る
ようにして成る。
構成例を示している。エクスクル−シブオア回路１４の
２つの入力端には、被除数Ｘの符号ビット（最上位ビッ
ト）Ｘｏ、および除数Ｘの符号ビット（最上位ピッ））
Ｘｏの信号がそれぞれ供給される。このエクスクル−シ
ブオア回路１４の出力は、前記除算器１１から出力され
る商Ｑ′が入力される加算器１５０入力端Ｃに供給され
る。そして、この加算器１５から補正された商Ｑを得る
ようにして成る。
上記加算器１５は、被除数Ｘと除数Ｙの符号が異なる場
合のみ商Ｑ′の最下位ピッ） （ＬＳＢ）に１を加算し
て補正出力Ｑを得、それ以外は除算器１１から出力され
た商Ｑ′をそのまま商Ｑとして出力する。これによって
、商Ｑ′の符号の補正が行なわれる。上述した動作を第
４図（ｂ）に一括して示す。
合のみ商Ｑ′の最下位ピッ） （ＬＳＢ）に１を加算し
て補正出力Ｑを得、それ以外は除算器１１から出力され
た商Ｑ′をそのまま商Ｑとして出力する。これによって
、商Ｑ′の符号の補正が行なわれる。上述した動作を第
４図（ｂ）に一括して示す。
第５図（、）は、前記第１図における剰余補正回路ＲＣ
の構成例を示している。すなわち、加減算器１６の入力
端ａには最終部分剰余Ｒ′が１．入力端すには除数Ｙが
それぞれ供給される。また、この加減算器１６の入力端
Ｃ□には被除数Ｘの符号ビットＸ０が、入力端Ｃ８には
最終部分剰余Ｒ′の符号ピッ） Ｒ／。の信号がそれぞ
れ供給される。そして、加減算器１６により、最終部分
剰余Ｒ′の符号は、被除数Ｘの符号と同符号に補正され
る。この動作を第５図（ｂ）に一括して示す。
の構成例を示している。すなわち、加減算器１６の入力
端ａには最終部分剰余Ｒ′が１．入力端すには除数Ｙが
それぞれ供給される。また、この加減算器１６の入力端
Ｃ□には被除数Ｘの符号ビットＸ０が、入力端Ｃ８には
最終部分剰余Ｒ′の符号ピッ） Ｒ／。の信号がそれぞ
れ供給される。そして、加減算器１６により、最終部分
剰余Ｒ′の符号は、被除数Ｘの符号と同符号に補正され
る。この動作を第５図（ｂ）に一括して示す。
なお、上記第５図（、）における被除数Ｘの符号ビット
Ｘ０に代えて、例えば除数Ｙの符号ビットＹ０を入力し
、除数Ｙの符号ビットへ０″（または“１＃）を入力す
ると剰余を常に正（または負）に補正できる。また、除
算を実行し割シ切れない場合の剰余の符号は数通り考え
られるが、被除数Ｘの符号に合わせるのが自然であシ一
般的であるので、ここではこれを採用した。さらに、第
６図に示す如く前記第１図における商補正回路ＱＣ（あ
るいは剰余補正回路ＲＣ）の出力をレジスタ１７に一時
記憶し、このレジスタ１７から商Ｑ（あるいは剰余Ｒ）
を得るようにしても良い。
Ｘ０に代えて、例えば除数Ｙの符号ビットＹ０を入力し
、除数Ｙの符号ビットへ０″（または“１＃）を入力す
ると剰余を常に正（または負）に補正できる。また、除
算を実行し割シ切れない場合の剰余の符号は数通り考え
られるが、被除数Ｘの符号に合わせるのが自然であシ一
般的であるので、ここではこれを採用した。さらに、第
６図に示す如く前記第１図における商補正回路ＱＣ（あ
るいは剰余補正回路ＲＣ）の出力をレジスタ１７に一時
記憶し、このレジスタ１７から商Ｑ（あるいは剰余Ｒ）
を得るようにしても良い。
このような構成によれば、従来はマイクロプログラム方
式で行なっていた除算をハードウェア化したことにより
、演算速度を従来の１／１０〜１１５０に短縮すること
ができる。従って、このハードウェア除算器を例えば・
！ターン認識装置における規準化、座標計算等を行なう
演算回路に適用すれば、計算時間を大幅に短縮できる。
式で行なっていた除算をハードウェア化したことにより
、演算速度を従来の１／１０〜１１５０に短縮すること
ができる。従って、このハードウェア除算器を例えば・
！ターン認識装置における規準化、座標計算等を行なう
演算回路に適用すれば、計算時間を大幅に短縮できる。
この際、商、剰余の符号の補正を考慮する必要もない。
また、このハードウェア除算器はＬＳＩ化に適しておシ
、ＬＳＩ化することにより動作速度の向上も図ることが
できる。
、ＬＳＩ化することにより動作速度の向上も図ることが
できる。
第１図はこの発明の一実施例に係わるハードウェア除算
器の概略構成を示すブロック図、第２図および第３図は
それぞれ上記第１図におけるハードウェア除算器の構成
を説明するための図、第４図は上記第１図における商補
正回路を具体的に説明するだめの図、第５図は上記第１
図における剰余補正回路を具体的に説明するための図、
第６図はこの発明の他の実施例を説明するための図であ
る。 １ノ・・・除算器、１２１〜”ｎ＋１・・・並列加減算
器、１３□〜１３ｎ＋、・・・インバータ回路、１４・
・・エクスクル−シブオア回路、１５・・・加算器、１
６・・・加減算器、Ｘ・・・被除数、Ｙ・・・除数〜Ｑ
・・・商、Ｒ・・・剰余。 出願人代理人 弁理士 鈴 江 武 彦１ｍ１ ｆｆｉ２図 （ａ） （ｂ）第３図 ；ＰＩｌ斥牧。
器の概略構成を示すブロック図、第２図および第３図は
それぞれ上記第１図におけるハードウェア除算器の構成
を説明するための図、第４図は上記第１図における商補
正回路を具体的に説明するだめの図、第５図は上記第１
図における剰余補正回路を具体的に説明するための図、
第６図はこの発明の他の実施例を説明するための図であ
る。 １ノ・・・除算器、１２１〜”ｎ＋１・・・並列加減算
器、１３□〜１３ｎ＋、・・・インバータ回路、１４・
・・エクスクル−シブオア回路、１５・・・加算器、１
６・・・加減算器、Ｘ・・・被除数、Ｙ・・・除数〜Ｑ
・・・商、Ｒ・・・剰余。 出願人代理人 弁理士 鈴 江 武 彦１ｍ１ ｆｆｉ２図 （ａ） （ｂ）第３図 ；ＰＩｌ斥牧。
Claims (4)
- （１）被除数の上位Ｎビットおよび除数Ｎビットが供給
され動作指令信号に応じてこれらの部分剰余を求めると
ともに、次段の動作指令信号を出力する第１段目の並列
加減算手段と、前段の部分剰余および動作指令信号がそ
れぞれ供給され各部分剰余に被除数の下位ｎビットのう
ち対応するビットを付加して前記除数との間で前記動作
指令信号に応じて部分剰余を求めるとともに、次段の動
作指令信号を出力する第２乃至第ｎ＋１段目の並列加減
算手段と、これら第２段目乃至第ｎ＋１段目の並列加減
算手段より出力される動作指令信号より商を求める手段
と、この商を求める手段から得られる商を除数の符号ビ
ットと被除数の符号ビットとに基づいて補正する商補正
手段と、前記ｎ＋１段目の並列加減算手段から得られる
剰余の符号ビットを被除数の符号ビットと同符号に補正
する剰余補正手段とを具備することを特徴とするハード
ウェア除算器。 - （２）前記商を求める手段は、インバータ回路から成る
ことを特徴とする特許請求の範囲第１項記載のハードウ
ェア除算器。 - （３）前記商補正手段は、除数の符号ビットと被除数の
符号ビットの信号とが供給されるエクスクルーシブオア
回路と、このエクスクルーシブオア回路の出力および前
記第２乃至第ｎ＋１段目の並列加減算手段から得られた
商が入力される加算器とから成り、除数の符号ビットと
被除数の符号ビットとが不一致のときに前記第２乃至第
ｎ＋１段目の並列加減算手段から得られる商に１を加算
して補正出力を得、一致したときは前記第２乃至第ｎ＋
１段目の並列加減算手段から得られる商をそのまま補正
出力として得ることを特徴とする特許請求の範囲第１項
記載のハードウェア除算器。 - （４）前記剰余補正手段は、前記ｎ＋１段目の並列加減
算手段から得られる最終部分剰余および除数が入力され
、被除数の符号ビットおよび上記最終部分剰余の符号ビ
ットの信号で制御される加減算器から成り、この加減算
器によって最終部分剰余の符号ビットを被除数の符号ビ
ットと同符号に補正して出力を得ることを特徴とする特
許請求の範囲第１項記載のハードウェア除算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240206A JPS61118835A (ja) | 1984-11-14 | 1984-11-14 | ハ−ドウエア除算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240206A JPS61118835A (ja) | 1984-11-14 | 1984-11-14 | ハ−ドウエア除算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61118835A true JPS61118835A (ja) | 1986-06-06 |
Family
ID=17056028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240206A Pending JPS61118835A (ja) | 1984-11-14 | 1984-11-14 | ハ−ドウエア除算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61118835A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232536A (ja) * | 1985-08-06 | 1987-02-12 | Fujitsu Ltd | 符号付２進除算の結果補正と異常検出方式 |
| JPS63305424A (ja) * | 1987-06-05 | 1988-12-13 | Pioneer Electronic Corp | デジタル除算器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010933A (ja) * | 1973-05-28 | 1975-02-04 | ||
| JPS58129655A (ja) * | 1982-01-29 | 1983-08-02 | Toshiro Kutsuwa | 並列除算の高速化方式 |
-
1984
- 1984-11-14 JP JP59240206A patent/JPS61118835A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010933A (ja) * | 1973-05-28 | 1975-02-04 | ||
| JPS58129655A (ja) * | 1982-01-29 | 1983-08-02 | Toshiro Kutsuwa | 並列除算の高速化方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232536A (ja) * | 1985-08-06 | 1987-02-12 | Fujitsu Ltd | 符号付２進除算の結果補正と異常検出方式 |
| JPH0426495B2 (ja) * | 1985-08-06 | 1992-05-07 | Fujitsu Ltd | |
| JPS63305424A (ja) * | 1987-06-05 | 1988-12-13 | Pioneer Electronic Corp | デジタル除算器 |
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