JPH0331930A - ディジタル信号処理システムにおける実時間２の補数コードの乗算方法及び装置 - Google Patents
ディジタル信号処理システムにおける実時間２の補数コードの乗算方法及び装置Info
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- JPH0331930A JPH0331930A JP2162540A JP16254090A JPH0331930A JP H0331930 A JPH0331930 A JP H0331930A JP 2162540 A JP2162540 A JP 2162540A JP 16254090 A JP16254090 A JP 16254090A JP H0331930 A JPH0331930 A JP H0331930A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般にディジタル信号処理システムにおいて
使用される実時間乗算器（高速乗算器）に係り、特にス
トレートコードデータを乗算する代わりに２’ｓ補数コ
ード数を乗算する実時間乗算器に係る。
使用される実時間乗算器（高速乗算器）に係り、特にス
トレートコードデータを乗算する代わりに２’ｓ補数コ
ード数を乗算する実時間乗算器に係る。
従来の技術及び問題点
一般にディジタル信号処理システムは常に正の値を扱う
ものではない。例えば、そのように変換されたディジタ
ル信号を減算することにより新しい値を得るよう、Ａ／
Ｄ （アナログ・ディジタル）変換器がアナログ入力デ
ータをディジタル信号に変換する場合を考えると、Ａ−
Ｂの減算が行われる時、値Ａが値Ｂより大きい場合、出
力は正の値で発生される。ここで、出力データは勿論有
効である。しかし、（ｍＡが値Ｂより少ない場合、出力
データは負の値として発生され望ましくないことに無効
値になる。
ものではない。例えば、そのように変換されたディジタ
ル信号を減算することにより新しい値を得るよう、Ａ／
Ｄ （アナログ・ディジタル）変換器がアナログ入力デ
ータをディジタル信号に変換する場合を考えると、Ａ−
Ｂの減算が行われる時、値Ａが値Ｂより大きい場合、出
力は正の値で発生される。ここで、出力データは勿論有
効である。しかし、（ｍＡが値Ｂより少ない場合、出力
データは負の値として発生され望ましくないことに無効
値になる。
従って、ディジタルコードデータは、正の値（数）のみ
ならず、負の値も扱えなければならないことが理解され
る。実際、この為、従来のディジタル信号処理システム
は種々のコードシステムを使用していた。
ならず、負の値も扱えなければならないことが理解され
る。実際、この為、従来のディジタル信号処理システム
は種々のコードシステムを使用していた。
第１に、この為に、コードの値か正であるか負であるか
を付加的に示すコードの一番前に追加ビットを有する符
号振幅コードが用いられる。このコードシステムは、コ
ードの絶対値を示す部分とその符号値を示す他の部分に
分けられる。
を付加的に示すコードの一番前に追加ビットを有する符
号振幅コードが用いられる。このコードシステムは、コ
ードの絶対値を示す部分とその符号値を示す他の部分に
分けられる。
第２に、いわゆる２’ｓ補数コードの基本原理は補数の
概念を用いることである。加算及び減算の両方を一貫的
に計算する為、このコードシステムは一般のディジタル
信号処理システムで広く用いられる。
概念を用いることである。加算及び減算の両方を一貫的
に計算する為、このコードシステムは一般のディジタル
信号処理システムで広く用いられる。
一般のディジタル信号処理システムでは、同し結果かコ
ードシステムにかかわらず得られる。しかし、非常に高
い周波数（恐らく、数十Ｍ Ｈｚ ）が作動クロック用
に用いられる時、種々の特性、特にディジタル信号処理
システムの速度特性はコードシステムに大きく依存する
。実質的なディジタル信号処理システムによると、構成
は、加算器。
ードシステムにかかわらず得られる。しかし、非常に高
い周波数（恐らく、数十Ｍ Ｈｚ ）が作動クロック用
に用いられる時、種々の特性、特にディジタル信号処理
システムの速度特性はコードシステムに大きく依存する
。実質的なディジタル信号処理システムによると、構成
は、加算器。
減算器９乗算器及び除算器の組み合わせとして考えられ
、その全ては入力データコード（例えばストレートコー
ド、符号付き大きさコード又は２’ｓ補数コード）を対
応して処理するためのものである。
、その全ては入力データコード（例えばストレートコー
ド、符号付き大きさコード又は２’ｓ補数コード）を対
応して処理するためのものである。
これらの加算器、減算器９乗算器及び除算器の動作のう
ち、乗算器及び除算器の動作は比較的時間が長い。従っ
て、システム速度は実質的に乗算器及び除算器の構成に
依存する。
ち、乗算器及び除算器の動作は比較的時間が長い。従っ
て、システム速度は実質的に乗算器及び除算器の構成に
依存する。
２’ｓ補数コードシステムは、加算及び減算の両方の一
貫性が数を演算するのに結果良く用いられるよう負の数
が容易に示され、演算できるという点で有利であること
は良く知られている。
貫性が数を演算するのに結果良く用いられるよう負の数
が容易に示され、演算できるという点で有利であること
は良く知られている。
第１Ａ及び１８図を参照するに、加算（Ｘ十Ｙ）は第１
Ａ図の回路で実施され、一方減算（Ｘ−Ｙ）は第１Ｂ図
の回路で実施される。上記の２つの回路の間の差は桁上
げで入力端子Ｃｉｎ及び第１Ｂ図の回路にのみ含まれる
インバータ１０８の状態にあることか注目される。すな
わち、桁上げ入力信号が０の時、第１Ａ図の回路は加算
を行ない一方、桁上げ信号が１の時、第１Ｂ図の回路は
減算を行う。
Ａ図の回路で実施され、一方減算（Ｘ−Ｙ）は第１Ｂ図
の回路で実施される。上記の２つの回路の間の差は桁上
げで入力端子Ｃｉｎ及び第１Ｂ図の回路にのみ含まれる
インバータ１０８の状態にあることか注目される。すな
わち、桁上げ入力信号が０の時、第１Ａ図の回路は加算
を行ない一方、桁上げ信号が１の時、第１Ｂ図の回路は
減算を行う。
二進演算の一般的理論によると、二進数（加数）の全て
のビットは、加算を実施するよう加算されるべき二進数
の対応ビットに加算される。しかし、二進数の減算に対
し、加数の全てのビットは、加算きるべき二進数の２′
Ｓ補数の対応ビットに加算される。２’ｓ捕数の数がビ
Ｓ補数の数に１を加算することにより得られるうろこと
は前もって注意されねばならない。この関係は下記の如
く表 されうる； Ａ−Ｂ＝Ａ＋ （−Ｂ）＝Ａ十π＋１ ・・・（１）式
（１１は第２図に示す加算器／減算器として具体化され
つる。
のビットは、加算を実施するよう加算されるべき二進数
の対応ビットに加算される。しかし、二進数の減算に対
し、加数の全てのビットは、加算きるべき二進数の２′
Ｓ補数の対応ビットに加算される。２’ｓ捕数の数がビ
Ｓ補数の数に１を加算することにより得られるうろこと
は前もって注意されねばならない。この関係は下記の如
く表 されうる； Ａ−Ｂ＝Ａ＋ （−Ｂ）＝Ａ十π＋１ ・・・（１）式
（１１は第２図に示す加算器／減算器として具体化され
つる。
一方、２’ｓ補数コードが乗算される場合には、２′Ｓ
補数コードは符号及び絶対値（コードの大きさ）に分け
られ、先ず絶対値が乗算され、次に符号は別々に補正さ
れる。
補数コードは符号及び絶対値（コードの大きさ）に分け
られ、先ず絶対値が乗算され、次に符号は別々に補正さ
れる。
コードの大きさだけを考えるに、それは２’ｓ補数加算
を繰り返し実施することで得られる。しかし、乗数及び
被乗数が大きい数のコードである場合、システムは、加
算を実施するので複雑になる。
を繰り返し実施することで得られる。しかし、乗数及び
被乗数が大きい数のコードである場合、システムは、加
算を実施するので複雑になる。
この問題を解決する為、装置が２つのコードを加算して
部分和を計算しシステムのハードウェアを簡素化する公
知の装置が一般に用いられる。次に、部分和は、乗算結
果を得る為再び互いに加算される。かかる装置を適合す
る時、演算速度が大きく減少するという最も最大な欠点
がある。
部分和を計算しシステムのハードウェアを簡素化する公
知の装置が一般に用いられる。次に、部分和は、乗算結
果を得る為再び互いに加算される。かかる装置を適合す
る時、演算速度が大きく減少するという最も最大な欠点
がある。
パイプライン構造の乗算器を導入し計算の速度を高める
別な装置が開示される。第３図では、パイプライン構造
を有する従来の振幅乗算器が説明される。図面の全ての
ラッチはシステムクロックと同期される。ラッチ回路３
０１はｎビットの入力値Ｙをラッチし、各加算器３１０
．３１３．３１７．３２３は全て論理ロウ値の桁上げ信
号Ｃｉｎを供給される。
別な装置が開示される。第３図では、パイプライン構造
を有する従来の振幅乗算器が説明される。図面の全ての
ラッチはシステムクロックと同期される。ラッチ回路３
０１はｎビットの入力値Ｙをラッチし、各加算器３１０
．３１３．３１７．３２３は全て論理ロウ値の桁上げ信
号Ｃｉｎを供給される。
その後、ｎビットの入力値Ｘがラッチ回路３０２でラッ
チされる場合、ゲート３０３及び３０４は値を最下位ビ
ット（ＬＳＢ）Ｙ、及び第２のＬＳＢピッビットと夫々
論理積演算を行う。同時に、ラッチ３０６は入力値Ｘを
ラッチする。次に、加算器３１０の出力は、ＡＮＤゲー
ト３０８の出力に加算器３１３で加算されるべきラッチ
回路３１１でラッチされる。従って、ラッチ回路３１６
のラッチ出力Ｓ、は下式になる。
チされる場合、ゲート３０３及び３０４は値を最下位ビ
ット（ＬＳＢ）Ｙ、及び第２のＬＳＢピッビットと夫々
論理積演算を行う。同時に、ラッチ３０６は入力値Ｘを
ラッチする。次に、加算器３１０の出力は、ＡＮＤゲー
ト３０８の出力に加算器３１３で加算されるべきラッチ
回路３１１でラッチされる。従って、ラッチ回路３１６
のラッチ出力Ｓ、は下式になる。
Ｓ、＝Ｘ−Ｙ、＋Ｘ−Ｙｌ ・２
更に、この場合での部分和Ｐ３は下式になる。
Ｐｓ ＝Ｘ−Ｙｏ ＋Ｘ−Ｙ、 ・２＋ｘ−Ｙｚ ・
２この様にして、部分和は各加算器で得られ、結果は、
被乗数に加算されるべき次の段階に遷移される。
２この様にして、部分和は各加算器で得られ、結果は、
被乗数に加算されるべき次の段階に遷移される。
パイプライン構造を用いるかかる振幅乗算器は実際演算
の速度を高める長所を有する。しかし、この振幅乗算器
が２’ｓ補数を扱わない欠点を依然前する。
の速度を高める長所を有する。しかし、この振幅乗算器
が２’ｓ補数を扱わない欠点を依然前する。
問題点を解決する手段
本発明の目的は、２’ｓ補数の原理を用いることにより
演算速度を上昇できる振幅乗算器を提供することである
。
演算速度を上昇できる振幅乗算器を提供することである
。
本発明の別な目的は、被乗数を２′Ｓ補数コードに変換
しないで２つの２′Ｓ補数コードを直接演算する振幅乗
算器を提供することである。
しないで２つの２′Ｓ補数コードを直接演算する振幅乗
算器を提供することである。
本発明の更に別な目的は、パイプライン構造を有する、
２つの２′Ｓ補数コ一ド乗算する改良された振幅乗算器
を提供することである。
２つの２′Ｓ補数コ一ド乗算する改良された振幅乗算器
を提供することである。
本発明の更に他の目的は、被乗数の符号及び大きさを別
々に演算しないで、直接２’ｓ補数乗算を用いる乗算器
を提供することである。
々に演算しないで、直接２’ｓ補数乗算を用いる乗算器
を提供することである。
本発明の別な目的は、２′Ｓ補数コードの乗算を正確に
実施するばかりでなくパイプライン構造が高速演算を実
施できるようにする方法及び回路を提供することである
。
実施するばかりでなくパイプライン構造が高速演算を実
施できるようにする方法及び回路を提供することである
。
本発明の前記及びその他の目的及び特徴を達成するため
、パイプライン構造を有する振幅乗算器は、乗算器の第
１の所定のビット及び被乗数の第２の所定のビットを受
け、該第２の所定のビット数の回数に対し最下位ビット
（ＬＳＢ）から遂次乗算された乗数を生じ、先の部分和
の最上位ピッ） （ＭＳＢ）を該部分和を補正するよう
本部分和のＭＳＢと論理和する部分和補正手段と、被乗
数及び該被乗数の第２の所定のビットのＭＳＢを否定論
理積（ナンド）して作られた値から最終部分和の出力を
減算する２′Ｓ補数補正器よりなる。
、パイプライン構造を有する振幅乗算器は、乗算器の第
１の所定のビット及び被乗数の第２の所定のビットを受
け、該第２の所定のビット数の回数に対し最下位ビット
（ＬＳＢ）から遂次乗算された乗数を生じ、先の部分和
の最上位ピッ） （ＭＳＢ）を該部分和を補正するよう
本部分和のＭＳＢと論理和する部分和補正手段と、被乗
数及び該被乗数の第２の所定のビットのＭＳＢを否定論
理積（ナンド）して作られた値から最終部分和の出力を
減算する２′Ｓ補数補正器よりなる。
実施例
本発明をより明確に理解するため以下図面と共に本発明
による実施例を説明する。
による実施例を説明する。
第４図を参照するに、全てのラッチ回路、 ＡＮＤゲー
ト及び加算器が第３図に示す同様の物を示す本発明の振
幅乗算器が示されている。図面では、ＡＮＤゲー） ３
０３．３０４の出力の最上位ビット（ＭＳＢ）値がＯＲ
ゲート４０１に印加され、ＯＲゲート４０１の出力がラ
ッチ３１１に印加され、ＡＮＤゲート３０８からのＭＳ
Ｂ出力とラッチ３１１からのＭＳＢ出力がそこの部分和
を補正するようＯＲゲート４０２に印加される従来の振
幅乗算器と僅か異なっている。同し様に、ラッチ３１８
からのＭＳ８出力及びラッチ３１９からのＭＳＢ出力は
ＮＡＮＤゲート３２２に供給され、ＮＡＮＤゲート３２
２の出力は、２′Ｓ補数コードを補正するよう加算器３
２３の入力端子に結合され、その他の入力端子はラッチ
３２０の出力端子に結合される。この様に、ＮＡＮＤゲ
ート３２２及びラッチ３２０の出力に対する減算演算は
実施される。
ト及び加算器が第３図に示す同様の物を示す本発明の振
幅乗算器が示されている。図面では、ＡＮＤゲー） ３
０３．３０４の出力の最上位ビット（ＭＳＢ）値がＯＲ
ゲート４０１に印加され、ＯＲゲート４０１の出力がラ
ッチ３１１に印加され、ＡＮＤゲート３０８からのＭＳ
Ｂ出力とラッチ３１１からのＭＳＢ出力がそこの部分和
を補正するようＯＲゲート４０２に印加される従来の振
幅乗算器と僅か異なっている。同し様に、ラッチ３１８
からのＭＳ８出力及びラッチ３１９からのＭＳＢ出力は
ＮＡＮＤゲート３２２に供給され、ＮＡＮＤゲート３２
２の出力は、２′Ｓ補数コードを補正するよう加算器３
２３の入力端子に結合され、その他の入力端子はラッチ
３２０の出力端子に結合される。この様に、ＮＡＮＤゲ
ート３２２及びラッチ３２０の出力に対する減算演算は
実施される。
更にラッチ回路３０５．３０６．３１１．３１２． Ａ
Ｎ Ｄゲー） ３０８． ＯＲゲート ４０２及び
加算器３１３からなる部分４０ａと同し複数の部分は、
順次部分４０ｂの各χ・を応する出力端子に結合されう
る。
Ｎ Ｄゲー） ３０８． ＯＲゲート ４０２及び
加算器３１３からなる部分４０ａと同し複数の部分は、
順次部分４０ｂの各χ・を応する出力端子に結合されう
る。
第５図を参照するに、本発明の特に示された実施例では
、被乗数Ｘは１２ビツトデータで、乗数Ｙか５ビツトで
ある。この実施例は２つの値Ｘ及びＹを乗算する例を示
す。
、被乗数Ｘは１２ビツトデータで、乗数Ｙか５ビツトで
ある。この実施例は２つの値Ｘ及びＹを乗算する例を示
す。
本発明の説明の便宜上ストレートコードから２’ｓ補数
コードに変換する論理を以下に簡単に説明する。被乗数
ＩＦか乗数ＩＲで乗算されると考える時、２つのコード
値は共に２“Ｓ補数コートであり、各値は下記の様にな
る。
コードに変換する論理を以下に簡単に説明する。被乗数
ＩＦか乗数ＩＲで乗算されると考える時、２つのコード
値は共に２“Ｓ補数コートであり、各値は下記の様にな
る。
Ｆ ＝ Ｆ ＊−１，Ｆ 、、、・・・Ｆ、、Ｆ、、Ｆ
、 ・・・（２）（例えばＩＦ＝１０１００１） ＩＲ＝ Ｇ ａ−１，Ｇ−２，・・・Ｇ２．Ｇ、、Ｇ、
・・・（３）（例えばＩＲ二０１１００１） 上記２′Ｓ補数コードの振幅（絶対値）は下式になる。
、 ・・・（２）（例えばＩＦ＝１０１００１） ＩＲ＝ Ｇ ａ−１，Ｇ−２，・・・Ｇ２．Ｇ、、Ｇ、
・・・（３）（例えばＩＲ二０１１００１） 上記２′Ｓ補数コードの振幅（絶対値）は下式になる。
１１Ｆ ｌ ｙ＝−Ｆ、 −２・２ａ−１＋ΣＦ、 ２
・・・（４） ・・・（５） 上記の式では、ＭＳＢピッピッＯの場合、２′Ｓ補数コ
ードは正であり、一方、ＭＳＢピッピッ１であり、２’
ｓ補数コードは負である。従って、２’ｓ補数コードの
値は下式のように計算される。
・・・（４） ・・・（５） 上記の式では、ＭＳＢピッピッＯの場合、２′Ｓ補数コ
ードは正であり、一方、ＭＳＢピッピッ１であり、２’
ｓ補数コードは負である。従って、２’ｓ補数コードの
値は下式のように計算される。
Ｆｖ＝−２’ ＋２’ ＋１＝−２３（負）・・・（６
）Ｒｖ＝ ２’ ＋２’ ＋１＝ ２５ （正）
・・・（７）第４図の演算と同様にパイプライン構造を
有する第５図の乗算器は、所望の乗算を実施するよう上
記の如く繰り返して加算演算を行う。被乗数４Ｆ文び乗
数ＩＲか２’ｓ補数コードに変換される場合、値は下式
の如く計算される。
）Ｒｖ＝ ２’ ＋２’ ＋１＝ ２５ （正）
・・・（７）第４図の演算と同様にパイプライン構造を
有する第５図の乗算器は、所望の乗算を実施するよう上
記の如く繰り返して加算演算を行う。被乗数４Ｆ文び乗
数ＩＲか２’ｓ補数コードに変換される場合、値は下式
の如く計算される。
Ｒｘ ＩＦ ＝ （ＩＦ）
ｘ （−Ｒ，−、°２巴−１＋ΣＲ，２，１＝ｌＦ（Ｒ
ｎ １）・２”−’ 十・−・＋ｌＦＨＲ＋２’＋１
Ｆ−Ｒ，２° −＝ （
８）ここてＲ２は０かｌのいずれかである。従って、２
つの２′Ｓ補数コードの乗算を行う為、被乗数Ｆは、Ｒ
１の値により各加算でシフトされた後、それ自体に繰り
返し加算される。この演算に関する限り、それはストレ
ートコードの加算演算と同じである。しかし、２’ｓ補
数コードの特別な特性によると、ＭＳＢピッピッ演算す
る時、２′Ｓ補数コードの乗算演算は、ストレートコー
ドの乗算演算と異なる。即ち、ＭＳＢピッピッ値Ｒ３−
１が０の場合、ストレートコードを実施する場合のよう
に２′Ｓ補数の乗算を実施するに問題はない。しかし、
ＭＳＢピッピッ値かｌである場合、乗算器かＭＳＢピッ
ピッすなわちこの場合１をその時迄加算された部分和か
ら減算することが必要である。
ｎ １）・２”−’ 十・−・＋ｌＦＨＲ＋２’＋１
Ｆ−Ｒ，２° −＝ （
８）ここてＲ２は０かｌのいずれかである。従って、２
つの２′Ｓ補数コードの乗算を行う為、被乗数Ｆは、Ｒ
１の値により各加算でシフトされた後、それ自体に繰り
返し加算される。この演算に関する限り、それはストレ
ートコードの加算演算と同じである。しかし、２’ｓ補
数コードの特別な特性によると、ＭＳＢピッピッ演算す
る時、２′Ｓ補数コードの乗算演算は、ストレートコー
ドの乗算演算と異なる。即ち、ＭＳＢピッピッ値Ｒ３−
１が０の場合、ストレートコードを実施する場合のよう
に２′Ｓ補数の乗算を実施するに問題はない。しかし、
ＭＳＢピッピッ値かｌである場合、乗算器かＭＳＢピッ
ピッすなわちこの場合１をその時迄加算された部分和か
ら減算することが必要である。
２′Ｓ補数コードの基本理論によると、２’ｓ補数コー
ドを得る為に、コードの全ビットは先ず反転され（１°
Ｓ補正され）、次に反転された結果は二進値ｌを加算
される。従って、第１Ｂ図に示す如く、減算は、被乗数
コードの全ビットを反転し、論理ｌの桁上げ信号を桁上
げ端子Ｃｉｎに印加することにより実施される。
ドを得る為に、コードの全ビットは先ず反転され（１°
Ｓ補正され）、次に反転された結果は二進値ｌを加算
される。従って、第１Ｂ図に示す如く、減算は、被乗数
コードの全ビットを反転し、論理ｌの桁上げ信号を桁上
げ端子Ｃｉｎに印加することにより実施される。
この原理に基づいて、２“Ｓ補数コードの補正は、第４
図に示す如＜ （ＮＡＮＤゲート３２２でラッチ３１８
．３１９の出力を否定論理積し、ＮＡＮＤゲート３２２
の出力をラッチ３２１の出力に加算することにより実施
されつる。
図に示す如＜ （ＮＡＮＤゲート３２２でラッチ３１８
．３１９の出力を否定論理積し、ＮＡＮＤゲート３２２
の出力をラッチ３２１の出力に加算することにより実施
されつる。
下記で、ＯＲゲート４０１．４０２及び４０３により作
られた部分和の補正を考える為、４ビツト２’ｓ補数コ
ードの例をとる。すなわち、２′Ｓ補数コードがＩＦ
＝ １１００及び１Ｒ＝Ｉｏ＋１として与えられる場合
、下式になる。
られた部分和の補正を考える為、４ビツト２’ｓ補数コ
ードの例をとる。すなわち、２′Ｓ補数コードがＩＦ
＝ １１００及び１Ｒ＝Ｉｏ＋１として与えられる場合
、下式になる。
Ｆｖ＝−２’ ＋２２＝−４
Ｒｖ＝−２’ ＋２’ ＋２°ニー５
従って、乗算は下式になる。
１ＦｘｌＲ＝−４ｘ−５＝２０
１ ｔｏ。
ＸＸＸＸＸＸＸＸ
この計算の為、乗数及び被乗数は各ＡＮＤゲー） ３０
３．３０４により夫々論理的に乗算され、上記ゲートの
各出力は加算器３１０に供給され、これにより互いに加
算された出力はラッチ３１１により作られる。
３．３０４により夫々論理的に乗算され、上記ゲートの
各出力は加算器３１０に供給され、これにより互いに加
算された出力はラッチ３１１により作られる。
従って、２′Ｓ補数コードの特別な特性を用いることに
より、乗算は２つのコードを加算することにより２つの
コードに対して実行されつる。この時に、符号拡張はな
されるべきこれは上式でＦとして示される。符号拡張は
再び下式で表される。
より、乗算は２つのコードを加算することにより２つの
コードに対して実行されつる。この時に、符号拡張はな
されるべきこれは上式でＦとして示される。符号拡張は
再び下式で表される。
１１１００ 部分和
上記計算の結果は、乗数の第２のビットを論理積された
被乗数に加算されるよう加算器３１３に加算される。次
に、ラッチ３１１及びＡＮＤゲート３０８のＭＳＢはＯ
Ｒゲート ４０２により論理和され、ＯＲゲート４０２
の出力はラッチ３１６に供給され、その出力は下記の様
になる。
被乗数に加算されるよう加算器３１３に加算される。次
に、ラッチ３１１及びＡＮＤゲート３０８のＭＳＢはＯ
Ｒゲート ４０２により論理和され、ＯＲゲート４０２
の出力はラッチ３１６に供給され、その出力は下記の様
になる。
１１０１１００□部分和
し−一一一一 オーバーフロー
符号拡張がなされた時、オーバーフローか起こることは
上記実施例の計算かられかる。しかし、オーバーフロー
は、それが次の段階であり、符号拡張が自然に行なわれ
るよう用いられるので、コードを補正することは必要で
はない。
上記実施例の計算かられかる。しかし、オーバーフロー
は、それが次の段階であり、符号拡張が自然に行なわれ
るよう用いられるので、コードを補正することは必要で
はない。
この様にして、ｎビット乗数及び被乗数が夫々ラッチ３
０１及び３０２に印加され、ｎビット被乗数と論理和（
乗算）されるようＡＮＤゲート３０３゜３０４に夫々供
給された乗数のＬＳＢ、（最小位ビット）及びＬＳＢ、
、ＡＮＤゲートの出力は各々加算器３１０により互いに
加算される。この実施例では、ＯＲゲート４０１は、Ａ
ＮＤゲート３０３゜３０４からの出力を加算することに
より作られた部分和を補正するのに用いられる。加算器
３１０及びＯＲゲー） ４０１の出力はラッチ３１１で
ラッチされる。従って、同じ演算は、乗数のＭＳＢか処
理されるまで繰り返される。最後に、ラッチ３１８から
のＭＳＢ及びラッチ３１９を通ったビット被乗数はＮＡ
ＮＤゲート３２２により否定論理積される。
０１及び３０２に印加され、ｎビット被乗数と論理和（
乗算）されるようＡＮＤゲート３０３゜３０４に夫々供
給された乗数のＬＳＢ、（最小位ビット）及びＬＳＢ、
、ＡＮＤゲートの出力は各々加算器３１０により互いに
加算される。この実施例では、ＯＲゲート４０１は、Ａ
ＮＤゲート３０３゜３０４からの出力を加算することに
より作られた部分和を補正するのに用いられる。加算器
３１０及びＯＲゲー） ４０１の出力はラッチ３１１で
ラッチされる。従って、同じ演算は、乗数のＭＳＢか処
理されるまで繰り返される。最後に、ラッチ３１８から
のＭＳＢ及びラッチ３１９を通ったビット被乗数はＮＡ
ＮＤゲート３２２により否定論理積される。
次に、ＮＡＮＤゲート３２２の出力及びラッチ３２０の
出力間の減算は、加算器３２３により上記出力を加算す
ることにより実行され、一方、桁上げ端子Ｃｉｎは加算
器３１０．３１３．３１７の桁上げ端子Ｃｉｎの反転論
理とは反対に反転論理ｌを受ける。
出力間の減算は、加算器３２３により上記出力を加算す
ることにより実行され、一方、桁上げ端子Ｃｉｎは加算
器３１０．３１３．３１７の桁上げ端子Ｃｉｎの反転論
理とは反対に反転論理ｌを受ける。
従って、上記計算の結果として、ＦＸＲの乗算はうまく
実行される。
実行される。
２’ｓ補数の補正を必要としない上記の場合と反対に、
２’ｓ補数の補正を必要とする別な例を考える。部分和
か例えば二進値＋ １ＸＸＸＸである場合（ここでＸが
「無関係」を表す）、２つの場合が存在しつる。すなわ
ち、一つは乗算の必要を示す論理１である。他は乗算の
不要を示す論理０である。実際、論理が０である時、コ
ードを乗算するのに問題はない。しかし、論理が１であ
る時、その乗数の特性により「部分和十乗算さるべき値
」の演算は下式の如く表される。
２’ｓ補数の補正を必要とする別な例を考える。部分和
か例えば二進値＋ １ＸＸＸＸである場合（ここでＸが
「無関係」を表す）、２つの場合が存在しつる。すなわ
ち、一つは乗算の必要を示す論理１である。他は乗算の
不要を示す論理０である。実際、論理が０である時、コ
ードを乗算するのに問題はない。しかし、論理が１であ
る時、その乗数の特性により「部分和十乗算さるべき値
」の演算は下式の如く表される。
１１ＸＸＸ
該計算から分かる如く、部分和演算の結果はコードの符
号を負の数から正の数に反転させる。
号を負の数から正の数に反転させる。
この誤り計算を補正するため、ＯＲゲート４０１．４０
２、４０３が用いられる。更に、部分和演算の結果が正
から負に符号を反転する場合、ＯＲゲート４０１．４０
２、４０３は再びＭＳＢを生じ、これにより乗算−が完
成する。
２、４０３が用いられる。更に、部分和演算の結果が正
から負に符号を反転する場合、ＯＲゲート４０１．４０
２、４０３は再びＭＳＢを生じ、これにより乗算−が完
成する。
第５図を参照するに、被乗数が１２であり、乗数が５で
ある別な例が示される。即ち、要するに、２’ｓ補数コ
ードを処理する為、本発明の乗算器は、２’ｓ補数コー
ドのＭＳＢビットを処理する最終段階のＮＡＮＤゲート
３２２の出力をラッチ３２０の出力から減算し、桁上げ
入力端子は加算器が減算を行うのを許容する所定の論理
信号を供給される。
ある別な例が示される。即ち、要するに、２’ｓ補数コ
ードを処理する為、本発明の乗算器は、２’ｓ補数コー
ドのＭＳＢビットを処理する最終段階のＮＡＮＤゲート
３２２の出力をラッチ３２０の出力から減算し、桁上げ
入力端子は加算器が減算を行うのを許容する所定の論理
信号を供給される。
部分和の演算では、オーバーフローを補正する為、部分
和のＭＳＢは乗数の対応ビットによってＡＮＤゲート３
０４．３０８．３１５を介して供給される被乗数のＭＳ
Ｂに論理的に加算される。従って、乗算はＭＳＢビット
を変換する処理により実行されうる。
和のＭＳＢは乗数の対応ビットによってＡＮＤゲート３
０４．３０８．３１５を介して供給される被乗数のＭＳ
Ｂに論理的に加算される。従って、乗算はＭＳＢビット
を変換する処理により実行されうる。
演算か具体的方法で２“Ｓ補数によりなされるか、ＭＳ
Ｂかディジタル信号処理器で補正される場合の２つの２
′ＳＳ補数の代わりに一つが２”ｓ補数フードであり、
他のストレートコードである時、第４図のＮＡＮＤゲー
ト３２２は、現在のゲートの如＜ＡＮＤゲートになり、
加算器３２３の桁上げＣ１ｎか「０」に設定される場合
、本発明のこれらの目的は、容易に当業者により実現さ
れつる。
Ｂかディジタル信号処理器で補正される場合の２つの２
′ＳＳ補数の代わりに一つが２”ｓ補数フードであり、
他のストレートコードである時、第４図のＮＡＮＤゲー
ト３２２は、現在のゲートの如＜ＡＮＤゲートになり、
加算器３２３の桁上げＣ１ｎか「０」に設定される場合
、本発明のこれらの目的は、容易に当業者により実現さ
れつる。
発明の効果
従って、本発明は２’ｓ補数コードの正しい計算を行な
い、パイプラインの利点である高速演算を行ない、部分
和のＭＳＢ及び乗算数のＭＳＢを補正することによりパ
イプライン振幅乗算器にて不可能である２’ｓ補数を計
算することを可能にするのに効果的である。
い、パイプラインの利点である高速演算を行ない、部分
和のＭＳＢ及び乗算数のＭＳＢを補正することによりパ
イプライン振幅乗算器にて不可能である２’ｓ補数を計
算することを可能にするのに効果的である。
本発明を特に望ましい実施例を参照して説明したが、当
業者により詳細な変形を本発明の精神および範囲から逸
脱することなくなしうろことか理解されよう。
業者により詳細な変形を本発明の精神および範囲から逸
脱することなくなしうろことか理解されよう。
第１Ａ及び１８図は夫々２’ｓ補数コードを演算する加
算器及び減算器を示す図、 第２図は従来の汎用の加算器／減算器を示す図、第３図
は従来のパイプライン乗算器を示す図、第４図は本発明
によるパイプライン乗算器の回路図、 第５図は本発明による５×１２の乗算を示す図である。 １００、１０１．１０３．１０４．１０５．１０７．２
０１．２０２．２０５．２０４．３０１゜３０２、３０
５．３０６．３０７．３０９．３１１．３１２．３１４
．３１６．３１８．３１９゜３２０、３２１．３２４．
３２５・・・ラッチ、１０２．１０６．２０３．３１０
．３１３、３１７．３２３・・・加算器、１０８・・・
インバータ、３０３．３０４、３０８．３１５．３２２
・・・ＡＮＤゲート、４０１．４０２．４０３ ・・
・ＯＲゲート。
算器及び減算器を示す図、 第２図は従来の汎用の加算器／減算器を示す図、第３図
は従来のパイプライン乗算器を示す図、第４図は本発明
によるパイプライン乗算器の回路図、 第５図は本発明による５×１２の乗算を示す図である。 １００、１０１．１０３．１０４．１０５．１０７．２
０１．２０２．２０５．２０４．３０１゜３０２、３０
５．３０６．３０７．３０９．３１１．３１２．３１４
．３１６．３１８．３１９゜３２０、３２１．３２４．
３２５・・・ラッチ、１０２．１０６．２０３．３１０
．３１３、３１７．３２３・・・加算器、１０８・・・
インバータ、３０３．３０４、３０８．３１５．３２２
・・・ＡＮＤゲート、４０１．４０２．４０３ ・・
・ＯＲゲート。
Claims (5)
- （１）ラッチ回路と、複数の加算器とを有するパイプラ
イン乗算器において、 乗算器の第１の所定のビット及び複乗数の第２の所定の
ビットを受け、該第２の所定のビット数の回数に対し最
下位ビット（ＬＳＢ）から遂次乗算された乗数を生じ、
先の部分和の最上位ビット（ＭＳＢ）を該部分和を補正
するよう本部分和のＭＳＢと論理和する部分和補正手段
と、 該乗数及び該被乗数の第２の所定のビットのＭＳＢを否
定論理積（ナンド）して作られた補数補正手段とからな
る、 ２′Ｓ補数コードの乗算装置。 - （２）該部分和補正手段は、先の部分和の各ＭＳＢ及び
該乗算器に動作可能に結合され、該各ＭＳＢを論理和す
る手段と、 該論理和手段の出力及び対応する該部分和の出力が動作
可能に結合され、補正された部分和を生ずる手段とから
なる、 請求項１記載の装置。 - （３）該２′Ｓ補数補正手段は、該乗数及び該被乗数に
動作可能に結合され、該被乗数のＭＳＢを基に該乗数を
選択的に転送する手段と、 該転送手段に動作可能に結合され、最終部分和を該転送
手段の出力から減算する手段とからなる、請求項２記載
の装置。 - （４）該論理和手段の数が該被乗数の該第２の所定ビッ
ト数により２だけ少ない請求項２記載の装置。 - （５）第１の所定のビットの乗数及び第２の所定のビッ
トの被乗数を受け、 該第２の所定のビット数の回数に対し最下位ビット（Ｌ
ＳＢ）から遂次的に乗算された乗数を作り、 該部分和を補正するよう先の部分和の最上位ビット（Ｍ
ＳＢ）を本部分和のＭＳＢと論理和し、該乗数及び該第
２の所定のビットの被乗数のＭＳＢを否定論理積するこ
とにより生じた値から最終部分和の出力を減算する段階
とからなるパイプライン乗算器の２′Ｓ補数コードを乗
算する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1989-8480 | 1989-06-20 | ||
| KR1019890008480A KR920003494B1 (ko) | 1989-06-20 | 1989-06-20 | 디지탈 신호처리 시스템에서의 실시간 2's 콤플리멘트코드 숫자의 승산방법 및 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0331930A true JPH0331930A (ja) | 1991-02-12 |
| JP2608165B2 JP2608165B2 (ja) | 1997-05-07 |
Family
ID=19287253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2162540A Expired - Fee Related JP2608165B2 (ja) | 1989-06-20 | 1990-06-20 | ディジタル信号処理システムにおける実時間２の補数コードの乗算方法及び装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5181184A (ja) |
| JP (1) | JP2608165B2 (ja) |
| KR (1) | KR920003494B1 (ja) |
| DE (1) | DE4019646C2 (ja) |
| FR (1) | FR2648585B1 (ja) |
| GB (1) | GB2234374B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0576262B1 (en) * | 1992-06-25 | 2000-08-23 | Canon Kabushiki Kaisha | Apparatus for multiplying integers of many figures |
| US5404323A (en) * | 1993-11-09 | 1995-04-04 | United Microelectronics Corp. | Pipelined multiplier for signed multiplication |
| US5734601A (en) | 1995-01-30 | 1998-03-31 | Cirrus Logic, Inc. | Booth multiplier with low power, high performance input circuitry |
| US6347326B1 (en) * | 1999-03-02 | 2002-02-12 | Philips Electronics North America Corporation | N bit by M bit multiplication of twos complement numbers using N/2+1 X M/2+1 bit multipliers |
| US6584483B1 (en) * | 1999-12-30 | 2003-06-24 | Intel Corporation | System and method for efficient hardware implementation of a perfect precision blending function |
| US7124237B2 (en) * | 2002-10-03 | 2006-10-17 | Seagate Technology Llc | Virtual machine emulation in the memory space of a programmable processor |
| JP2006529043A (ja) * | 2003-05-09 | 2006-12-28 | サンドブリッジ テクノロジーズ インコーポレーテッド | 飽和あり、または飽和なしで、オペランドの積和を実行するプロセッサ簡約ユニット |
| US8074051B2 (en) * | 2004-04-07 | 2011-12-06 | Aspen Acquisition Corporation | Multithreaded processor with multiple concurrent pipelines per thread |
| DE102007056104A1 (de) * | 2007-11-15 | 2009-05-20 | Texas Instruments Deutschland Gmbh | Verfahren und Vorrichtung zur Multiplikation von Binäroperanden |
| US12014184B2 (en) | 2019-10-31 | 2024-06-18 | SK Hynix Inc. | Arithmetic devices for neural network including an input distribution signal generation circuit, an output distribution signal generation circuit, and an output distribution signal compensation circuit |
| CN112749796B (zh) * | 2019-10-31 | 2024-06-11 | 爱思开海力士有限公司 | 用于神经网络的计算设备 |
| US11915125B2 (en) | 2019-10-31 | 2024-02-27 | SK Hynix Inc. | Arithmetic devices for neural network |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1149028A (fr) * | 1956-04-16 | 1957-12-19 | Electronique & Automatisme Sa | Multiplieur numérique perfectionné |
| US3956622A (en) * | 1974-12-20 | 1976-05-11 | Bell Telephone Laboratories, Incorporated | Two's complement pipeline multiplier |
| US4761756A (en) * | 1983-08-24 | 1988-08-02 | Amdahl Corporation | Signed multiplier with three port adder and automatic adjustment for signed operands |
| US4736335A (en) * | 1984-11-13 | 1988-04-05 | Zoran Corporation | Multiplier-accumulator circuit using latched sums and carries |
-
1989
- 1989-06-20 KR KR1019890008480A patent/KR920003494B1/ko not_active IP Right Cessation
-
1990
- 1990-06-18 FR FR9007569A patent/FR2648585B1/fr not_active Expired - Fee Related
- 1990-06-18 GB GB9013572A patent/GB2234374B/en not_active Expired - Fee Related
- 1990-06-20 US US07/540,686 patent/US5181184A/en not_active Expired - Lifetime
- 1990-06-20 DE DE4019646A patent/DE4019646C2/de not_active Expired - Fee Related
- 1990-06-20 JP JP2162540A patent/JP2608165B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4019646C2 (de) | 1995-01-19 |
| DE4019646A1 (de) | 1991-01-10 |
| GB2234374A (en) | 1991-01-30 |
| GB9013572D0 (en) | 1990-08-08 |
| US5181184A (en) | 1993-01-19 |
| FR2648585B1 (fr) | 1997-01-31 |
| KR910001535A (ko) | 1991-01-31 |
| JP2608165B2 (ja) | 1997-05-07 |
| KR920003494B1 (ko) | 1992-05-01 |
| FR2648585A1 (fr) | 1990-12-21 |
| GB2234374B (en) | 1993-08-18 |
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