KR0138856B1 - 다치 논리 부정 연산장치 - Google Patents

Abstract

본 발명은 다치 논리 값의 부정(NOT)을 구하는 다치 논리 부정 연산장치에 관한 것으로, 각각 소정 비트를 갖는 k + 1(k는 임의의 양의 정수) 개의 이진수(S_o~S_k) 입력을 한 개씩 받아 들여 이진 논리 부정 연산을 수행하는 k + 1개의 이진 논리 부정 연산기와, 이 논리 부정 연산기들의 출력을 받아 들여 덧셈하는 산술 덧셈기로 구성되어서, 경제적인 다치 논리회로의 설계가 가능하게 된다.

Description

다치 논리 부정 연산장치(MULTI-NARY NOT LOGIC DEVICE)

제1도는 이진 논리 부정 연산의 진리표.

제2도는 이진 논리 부정 연산기.

제3도는 본 발명에 따른 다치 논리 부정 연산의 진리표.

제4도는 본 발명에 따른 다치 논리 부정 연상장치.

제5도는 이진 입력의 연산을 위한 다치 논리 부정 연산장치.

제6도는 제5도의 변형예.

본 발명은 다치 논리 값의 부정(NOT)을 구하는 다치 논리 부정 연산장치에 관한 것이다.

잘 알려진 바와 같이, 현대의 대부분의 전자장비는 디지틀 신호 처리 방식을 채용하고 있다.

여기서, 디지틀 신호 처리 방식이라함은 아날로그 신호를 A/D(Analog to Digital) 변환기를 거치게 함으로써 만들어지는 디지틀 데이타를 소정의 목적에 맞도록 처리하여 원하는 결과를 얻어내는 신호 처리 방법이다.

일반적으로, 디지틀 신호는 이진수(Binary)로 표시되고, 이러한 이진수끼리의 논리 연산을 수행하는 연산장치가 디지틀 신호 처리 장치에 많이 사용되고 있다.

제1도는 기존의 이진 논리 부정 연산장치의 진리표를 나타내고 있다.

이러한 이진 논리 부정 연산에서는, 이진 논리 입력이 0일 때 그것의 부정 연산 출력은 1이 되고, 이진 논리 입력이 1일 때 그것의 부정 연산 출력은 0이 된다.

이와 같은 논리를 실행하는 이진 논리 부정 연산장치는 통상 제2도와 같이 도시한다.

제1도의 이진 논리 부정 연산의 진리표에서의 입,출력은 제2도의 이진 논리 부정 연산장치의 입,출력에 대응된다.

여기서 진리표에서의 논리치 0 또는 1은 연산장치에서 실제로 1volt 또는 0 volt 등의 실제의 전기적 신호로 매핑되어 적용된다.

이러한 이진 논리 부정 연산장치는 이진수의 열로 표시되는 거의 대부분의 디지틀 회로에 적용되고 있다.

그런데, 이러한 논리 부정 연산기의 입력이 이진 논리값을 갖지 않는 경우에는 어떻게 해야 하는가?

실제적으로, 앞에서 설명한 이진 논리 논리값에 대한 이진 논리 연산장치의 출력은 이진 논리치를 갖지만 이들의 산술적인 덧셈 또는 산술적인 곱셈 등을 구하기 위한 산술 연산이 수행된 후에는 다치의 논리값으로 바뀌게 된다.

이러한 디치 논리값의 처리를 위한 다치 논리 부정 연산장치를 구현함에 있어서는 상당히 많은 수의 다양한 종류의 이진 논리연산장치들이 필요하게 된다.

본 발명은 기존의 이진 논리 부정 연산을 포함하면서 다치 논리 부정 연산이 가능한 다치 논리 부정 연산 법칙을 정의하고 그에 따른 논리 부정 연산기를 제공하는데 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명의 제 1 특징에 의하면, 최대치 A(여기서, A는 임의의 양의 정수)를 갖는 다치 논리 입력의 다치 논리 부정 연산을 수행하기 위해, 본 발명은 상기 다치 논리 입력을 받아 들이는 제 1 의 입력단자와, 상기 다치 논리 입력의 상기 최대치(A)를 받아 들이는 제 2 의 입력단자와, 하나의 출력단자를 구비하는 뺄셈기를 포함한다.

제 2 특징에 따르면, 본 발명은, 각각 소정 비트를 갖는 k + 1(여기서, k는 임의의 양의 정수)개의 이진수(S_o~S_k) 입력의 다치 논리 부정 연산을 수행하기 위해, 상기 이진수 입력을 한 개씩 받아 들여 이진 논리 부정 연산을 수행하는 k + 1개의 이진 논리 부정 연산기와, 이 이진 논리 부정 연산기들의 출력을 받아 들여 덧셈하는 산술 덧셈기를 포함한다.

제 3 특징에 따르면, 본 발명은 각각 소정 비트를 갖는 k + 1(여기서, k는 임의의 음이 아닌 정수)개의 이진수(S_o~S_k) 입력의 다치 논리 부정 연산을 수행하기 위해, 상기 이진수 입력들의 각 비트별로 순차로 받아 들여 덧셈하는 것에 의해 상기 이진수 입력에 해당하는 다치 논리값을 구하는 산술 덧셈기와; 상기 덧셈기의 다치 논리값(X)을 받아 들이는 제 1 의 입력단자와, 상기 다치 논리 입력(X)의 최대치(A)를 받아 들이는 제 2 의 입력단자와, 하나의 출력단자를 구비하는 뺄셈기를 포함한다.

이제부터 첨부된 도면들을 참조하면서 본 발명에 대해 상세히 설명하겠다.

제3도는 본 발명에 따른 다치 논리 부정 연산 진리표를 나타내고 있다.

이 예에서는, 논리 입력(X)이 논리치 j를 갖는 경우 A - j 의 논리 출력(Z)을 갖는 것으로 정의된다.

이와 같은 다치 논리 부정 연산의 입력 논리치의 범위가0 부터 A까지 인 경우 이 연산 결과인 출력이 가질 수 있는 논리치는 입력 논리치의 범위와 같은 범위의 논리치를 가질 수 있다. 예를 들어, 제3도의 진리표에서, 입력 논리치(X)의 최대값(A)이 9이고 현재의 입력 논리치(X)가 5이면, 그에 대응하는 출력 논리치(Z)는 4의값을 갖게 된다(A - j = 9 - 554).

이때의 출력(Z)(위의 예의 경우, 4)는 출력 논리치 범위(0~4)내의 값을 가져야 한다.

제4도는 제3도의 진리표에 따른 다치 논리 부정 연산장치의 구성을 나타내고 있다.

제4도를 참조하여, 본 발명에 따른 다치 논리 부정 연산장치는 뺄셈기로 구성되며, 뺄셈기는 다치 논리 입력 단자(-)와 다치 논리 최대치 입력단자(+) 및 다치 논리 출력 단자를 갖고 있다.

뺄셈기의 다치 논리 입력 단자(-)에는 다치 논리 입력치(X)가 입력되고 다치 논리 최대치 입력단자(+) 에는 다치 논리 입력의 최대치가 입력된다.

이러한 다치 논리 부정 연산장치는 기존의 이진 논리 부정 연산장치의 연산 기능을 포함하고 있다.

즉, 위에서 설명한 다치 입력(X)를 이진 입력이라고 가정하면 A의 값은 1이 되므로 제3도의 다치 논리 부정 연산의 진리표에 A = 1을 대입하면 제1도의 이진 논리 부정 연산의 진리표와 동일한 결과를 갖게 된다.

이러한 다치 논리 부정 연산장치의 사용 예를 들기 위해서, 기존의 이진 논리 부정 연산장치와 산술 덧셈기를 사용하는 제5도와 같은 논리 회로를 보자, 여기서, S₁(i=1,2,3,…,k:k는 임의의 양의 정수)들 이진 입력 신호라 할 때 이 논리 회로의 출력(S)은 다음 식으로 표시할 수 있다.

여기서,

는 입력(S_i)의 논리 부정 연산으로 정의 한다.

제5도에 도시된 바와 같이, 위와 같은 식의 계산을 위해서는 k + 1개의 이진 입력을 산술 덧셈할 수 있는 1개의 산술 덧셈기와 k + 1개의 이진 논리 부정 연산기가 필요하다.

식(1)의 계산에 있어서, 제4도의 다치 논리 부정 연산장치를 사용하면 제6도에 도시된 바와 같은 구성을 갖게 된다.

이 경우, 제6도에 도시된 바와 같이, 제4도의 다치 논리 부정 연산장치와 하나의 산술 덧셈기만으로 구성된다.

제6도에서의 출력은 다음 식으로 표시할 수 있다.

그러므로 위의 두 식에서 S와 S' 이 동일한 값을 가지게 되면 식(1)의 디지틀 연산을 구현하기 위한 제5도의 다치 논리 부정 연산장치를 제6도와 같이 구현할 수 있게 된다.

즉, 이진 논리 부정 연상장치의 산술 조합을 다치 논리 부정 연산장치로 변환하는 것이 가능하게 된다.

이것은 산술 덧셈과 이진 논리 부정이 선형 연산자(Linear Operator)이므로 이들 연산자의 교환 및 배분 법칙이 성립하기 때문에 가능하다는 것이 증명된다.

위의 두식이 동일함을 보이기 위해서 k = 3이고 S_{i =}100110101,S₂

따라서 위의 두식(3)과 (4)로부터 두 계산 결과는 동일한 값을 갖는다는 것을 알 수 있다.

이와 같이 기존의 이진 논리 부정 연산을 다치 논리 부정 연산으로 대체할 경우, 제5도와 제6도를 비교함으로써 알 수 있는 바와 같이, 많은 이진 논리 부정 연산기를 절약할 수 있는 장점이 있다.

위에서는, 기존의 이진 논리 부정 연산기와 산술 덧셈기로 구성된 논리회로를 예로 들었나, 이진 논리 부정 연산기와 산술 곱셈기로 구성되는 논리회로에서도 마찬가지로 적용이 가능하다.

이러한 다치 논리 부정 연산장치는 기존의 이진 논리 부정 연산기의 입력이 다치 논리치를 갖는 경우에 적용되는 것으로서, 기존의 이진 논리 부정 연산기의 확장이라고 볼 수 있다.

이상에서 설명한 다치 논리 부정 연산장치는 다치 논리합, 다치 논리곱, 그리고 다치 논리 배타적 합(Exclusive OR) 연산장치와 병행하여 사용함으로써 다치 논리 부정합(NOR), 다치 논리 부정곱(NAND), 다치 논리 배타적 합 또는 배타적 부정합(Exclusive NOR) 등으로 활용될 수 있다.

본 발명은 기존의 이진 논리 부정 연산기와 산술 연산기가 복합적으로 구성되어 다치 논리를 형성하는 논리회로에 적용할 경우 많은 회로상의 장점을 가질 수 있다.

즉, 이진 논리에 의한 회로의 구성을 직접 다치 논리를 사용하여 회로를 구성할 수 있으므로 회로의 구성이 간단할 뿐만 아니라, 경제적인 회로의 설계가 가능하다.

Claims (3)

1. 최대치 A(여기서, A는 임의의 양의 정수)를 갖는 다치 논리 입력(X)의 다치 논리 부정 연산을 수행하는 장치에 있어서, 상기 디치 논리 입력(X)을 받아 들이는 제1의 입력단자와, 상기 다치 논리 입력(X)의 상기 최대치(A)를 받아 들이는 제2의 입력단자와, 하나의 출력단자를 구비하는 뺄셈기를 포함하는 것을 특징으로 하는 다치 논리 부정 연산장치.
2. 각각 소정 비트를 갖는 k + 1(여기서, k는 임의의 양의 정수)개의 이진수(S_o~S_k) 입력의 다치 논리 부정 연산을 수행하는 장치에 있어서, 상기 이진수 입력을 한 개씩 받아 들여 이진 논리 부정 연산을 수행하는 k + 1개의 이진 논리 부정 연산기와, 상기 이진 논리 부정 연산기들의 출력을 받아 들여 덧셈하는 산술 덧셈기를 포함하는 것을 특징으로 하는 다치 논리 부정 연산장치.
3. 각각 소정 비트를 갖는 k +1(여기서, k는 임의의 양의 정수)개의 이진수(S_o~S_k) 입력의 다치 논리 부정 연산을 수행하는 장치에 있어서; 상기 이진수 입력들의 각 비트별로 순차로 받아 들여 덧셈하는 것에 의해 상기 이진수 입력에 해당하는 다치 논리값을 구하는 산술 덧셈기와; 상기 덧셈기의 다치 논리값(X)을 받아 들이는 제1의 입력단자와, 상기 다치 논리 입력(X)의 최대치(A)를 받아 들이는 제2의 입력단자와, 하나의 출력단자를 구비하는 뺄셈기; 를 포함하는 것을 특징으로 하는 다치 논리 부정 연산장치.