KR950010821B1 - 다치논리와2치논리의논리합연산기및연산방법 - Google Patents

Abstract

내용 없음.

Description

다치논리와 2치논리의 논리합 연산기 및 연산방법

제1도는 2치 논리합 연산기의 진리표시도.

제2도는 2치 논리합 연산기의 입출력 연결구성도.

제3도는 2치-다치신호의 논리합 연산처리를 위한 종래 기술의 구성도.

제4도는 2치-다치 논리합 연산에 따른 진리표시도.

제5도는 본 발명인 2치-다치 논리합 연산기의 구성도.

제6도는 본 발명의 구성예시도.

* 도면의 주요부분에 대한 부호의 설명

1 : 2치 논리합 연산기 2 : 산술 덧셈기

3 : 2치-다치 논리합 연산기

본 발명은 논리합 연산기 및 연산방법에 관한 것으로, 특히 다치논리와 2치논리의 논리합 연산기 및 연산방법에 관한 것이다.

현대의 대부분의 전자장비는 디지틀로 신호를 처리하는 디지틀 신호처리를 기본으로 하고 있다. 여기서 디지틀 신호처리라고 하는 것은 아날로그 신호를 A/D (Analog to Digital)변환기를 거치도록 만든 디지틀 데이타를 목적에 맞도록 처리하여 원하는 결과를 얻어내는 신호처리 방법이다.

일반적으로 디지틀 신호는 2치를 갖는 이진수(Binary)로 표시되고 이러한 이진수끼리의 논리 연산을 수행하는 연산장치가 티지틀 신호 처리 장치에 많이 사용되고 있다. 이러한 논리 연산장치중 기존의 논리합 연산장치는 입력이 2치를 갖는 이진수만을 대상으로 한다.

기존의 2치 논리합 연산 장치의 진리표를 제1도에 나타내었다. 이러한 논리합 연산 기호는 보통 덧셈기호 +으로 표시하나 본 명세서에서는 산술 덧셈 기호 +와 구별하기 위해 =+=으로 표시하고자 하며, 기존의 2치 논리합 연산기의 신호 관계는 제2도와 같다.

제1도의 2치 논리합에 대한 진리표는 제2도의 2치 논리합 연산기의 입출력을 나타낸다. 즉, 제2도의 두 입력이 논리 "0"와 논리 "0"인 경우는 출력이 논리 "0", 그리고 입력이 논리 "0"와 논리 "1"인 경우는 출력이 논리 "1", 논리 "1"과 논리 "1"인 경우는 출력이 논리 "1"이 된다. 여기서 논리 "0" 또는 논리 "1" 이라는 것은 논리치 "0" 또는 "1"을 나타내는 것으로 실제적으로는 1Volt, 0Volt등의 실제 전압으로 매핑되어 사용된다. 이러한 2치 논리합 연산기는 2치수의 열로 표시되는 대부분의 티지틀 신호에 많이 사용되고 있다.

그런데 이러한 논리합 연산기의 두 입력중 하나의 입력이 2치논리값을 갖지 않는 경우의 연산은 어떻게 해야 하는가가 문제가 된다. 실제로 앞에서 설명한 2치논리값에 대한 2치 논리 연산기의 출력은 2진 논리치를 갖지만 이들의 산술합(산술적인 덧셈) 또는 산술곱(산술적인 곱셈)등의 연산이 수행된 후에는 다치논리 값으로 바뀌게 된다. 이러한 경우 연산대상인 다치논리값과 2치논리값의 연산문제를 해결하기 위해서는 여러개의 2치 논리 연산기를 사용하여야만 구현이 가능하다.

즉, 2치 논리합 연산기를 이용하여 2치-다치 논리합 연산을 수행하기 위한 종래 기술에 따른 구성은 제3도와 같다.

도면에 도시한 바와 같이, 종래의 2치-다치 논리합 연산을 위한 연산장치는 2치 논리합 연산기를 사용하므로 다치논리 값을 직접처리하지 못한다. 그러므로 2차논리값을 공통되게 하나의 입력단으로 받고, 다치논리 값을 다수(k)의 2치논리값으로서 다른 입력단으로 각각 입력받는 다수(k)의 2치 논리합 연산기(1)와, 상기 다수(k)의 2치 논리합 연산기(1)의 출력을 입력받아 산술 덧셈을 수행하는 산술덧셈기(2)를 구비하는 회로 구성에 의해 2치-다치 논리합 연산을 수행하였다. 물론 여기서 상기 산술 덧셈기(2)는 다치신호를 만들기 위한 것으로 경우에 따라서는 산술 곱셈기가 사용되기도 하며, 상기 산술 덧셈기는 전가산기(Full Adder)로 구현된다.

결국, 상기한 바와 같이 기존의 2치 논리합 연산기를 사용하여 2치-다치 논리합 연산을 수행하기 위해서는 다치값 만큼의 2치 논리합 연산기가 필요하게 되어 이러한 논리연산회로를 포함하는 전자장치의 회로구성이 복잡하게 되는 문제점을 갖게 된다.

따라서, 상기 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은, 2치수끼리의 논리합 연산기능을 포함하면서 다치논리값과 2치논리값 사이의 직접적인 논리합 연산이 가능한 2치-다치 논리합 연산기 및 연산방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 2치-다치 논리합연산기는, 다치논리값 신호원으로부터 제공되는 연상대상인 다치 논리 신호(r)를 전달하는 다치 신호 입력라인과, 상기 다치 신호의 최대값 신호(Max of R)를 고정적으로 전달하는 다치 신호 최대값 입력라인과, 상기 다치 신호 입력라인과 다치 신호 최대값 입력라인으로부터의 다치 논리 신호와 그 최대값 신호를 각각 입력단으로 입력받고 제어단으로는 다른 연산대상인 2치신호를 입력받아, 제어단에 입력되는 2치신호 값에 따라 다치 입력신호나 다치신호의 최대값 신호중 하나를 선택하여 출력하는 선택수단을 구비한다.

또한, 본 발명에 따른 2치-다치 논리합 연산방법은, 논리 연산 대상값으로 2치논리값과 다치논리값을 입력받고, 상기 다치논리값의 최대값을 입력받는 제1단계와, 상기 2차논리값이 "0"이면 입력되는 다치논리값을 취하고 상기 2치논리값이 "1"이면 다치논리 값의 최대값을 취하여 연산출력값으로 출력하는 제2단계를 포함한다.

이하, 첨부된 제4도 이하를 참조하여 본 발명의 일실시예를 상세히 설명한다.

제4도는 본 발명에 따른 2치논리값과 다치논리값을 입력으로하는 본 발명에 따른 논리합 연산의 진리표이고, 제5도는 제4도의 진리표에 따른 연산을 수행하는 2치-다치 논리합 연산기를 나타낸다.

제4도에서 보는 바와 같은 진리표에 의한 2치-다치 논리합 연산은, 2치 논리신호가 "0"인 경우는 다치 논리신호를, 2치 논리신호가 "1"인 경우에는 다치 논리신호의 최대값 신호를 취하여 출력하도록 한다.

예를 들어 다치 논리 입력값이 가질 수 있는 값의 범위가 "0"에서 "10"까지의 수라고 하고 현재 입력되는 다치 논리 입력 값이 "7"이라고 한다면 2치 논리 입력값이 "0"인 경우 출력은 "7"이되며 2치 논리 입력값이 "1"인 경우는 출력값이 "10"이 된다. 이러한 논리연산은 제5도에 도시한 본 발명에 따른 2치-다치 논리합 연산기의 구성에 의해 실현 가능하다.

제5도에서 보는 바와 같이 본 발명에 따른 2치-다른 논리합 연산기는, 다치논리값 신호원으로 부터 제공되는 연산대상인 다치 논리 신호(r)를 전달하는 다치 신호 입력라인과, 상기 다치 신호의 최대값 신호(Max of R)를 고정적으로 전달하는 다치 신호 최대값 입력라인과, 상기 다치 신호 입력라인과 다치 신호 최대값 입력라인으로부터의 다치논리신호와 그 최대값 신호를 각각 입력단으로 입력받고, 제어단으로는 다른 연산대상인 2치 신호를 입력받아 제어단에 입력되는 2치신호가 "0"인 경우에는 다치신호를 선택하여 출력하고, 2치신호가 "1"인 경우에는 다치신호의 최대값 신호를 선택하여 출력하는 스위치(3)를 구비하여 구성된다.

여기서, 상기 스위치는 제어단을 구비하는 전자제어 스위치나 2 : 1 멀티플렉서등으로 구현가능하다.

그리고, 이러한 2치 논리와 다치 논리와의 논리합 연산은 기존의 2치 논리끼리의 논리합 연산을 포함한다. 즉, 앞에서 다치 논리 입력값이 가질 수 있는 값이 "0" 또는 "1"의 논리값만을 가질 경우는 제1도의 2치 논리 연산의 진리표와 같은 결과를 갖게 된다.

상기한 본 발명에 따른 2치-다치 논리합 연산기를 사용하면 2치-다치 논리합 연산을 수행하는데 있어 제3도와 같은 복잡한 회로구성이 필요없게 되는데 이를 구체적으로 살펴보면 다음과 같다.

우선, 제3도에 도시된 회로의 논리회로 출력에 따른 논리식을 살펴보면, 그 출력을 S라 할때,

위의 식(1)에서 S₁는 다치논리값을 형성하는 2치논리값, P는 논리합 연산 대상인 2치논리값을 나타내고, 위와 같은 논리식의 연산을 위해서는 제3도와같이 산술 덧셈기가 1개, 2치 논리합 연산기가 K개 필요하다. 식(1)의 계산을 하는데 있어 제5도의 2치-다치 논리합 연산기를 사용하면 제6도와 같은 구성을 갖는데, 제6도는 본 발명을 이용한 2치-다치 논리합 연산장치의 구성예시도로서, 도면에 도시한 바와 같이, 다수개(k)의 2치논리값을 입력받아 산술 덧셈함으로 다치논리값을 출력하는 산술덧셈기(4)와, 상기 산술덧셈기(4)의 출력인 다치논리값(r)을 하나의 입력단으로 입력받고 상기 다치논리값의 최대치(Max of R)를 다른 입력단으로 입력받으며, 2치논리값을 제어단으로 입력받는 2치-다치 논리합 연산기(3)를 구비한 구성을 갖는다. 이때, 다치논리값의 최대치는 회로 설계시 이미 주어지므로 주어진 고정값으로서 입력된다.

제6도의 출력 S'은 다음 식으로 표시할 수 있다.

여기서,는 2치-다치 논리합 연산기호이다.

제6도에 도시된 본 발명이 적용된 2치-다치 논리합 연산장치가 제3도의 종래기술에 따른 회로구성과 출력 결과가 동일하면 제6도에 도시한 간단한 구성으로 2치-다치 연산을 할 수 있음이 입증되는 것이다.

위의 사실에 대한 증명은 산술 덧셈과 2치 논리합이 선형 연산자(Linear Operator)이므로 이들 연산자의 교환 및 배분 법칙이 성립하므로 가능하다.

위의 두 식이 같음을 보이기 위해서 K=3이고 S1=(100110101), S2=(011001010), S3=(110101100), P=(010110010)인 경우의 S와 S'을 비교해 보자. 먼저 식(1)에 의한 계산값 S는 다음과 같다.

S=(100110101)=+=(010110010)+(011001010)=+=(010110010)+(110101100)=+=(010110010)=(110110111)+(011111010)+(110111110)

=(231332231) (식 3)

또한 식(2)의 계산값 S'은 다음과 같다.

S'=[(100110101)+(011001010)+(110101100)](010110010)

=(221212211)(010110010)

=(231332231) (식 4)

위의 두 식(3)과 (4)로부터 두 계산 결과는 같은 값을 갖는다는 것을 알수 있고, 이에 따라 제6도에 도시한 본 발명을 이용한 회로 구성은 제3도에 도시한 종래의 구성과 동일한 연산을 수행함을 알 수 있다.

제6도의 구성에서는 기존의 2치 논리합 연산기와 산술 덧셈기로 구성된 회로의 경우를 예로 들었으나 2치 논리합과 산술곱셈기로 구성되는 논리회로에도 마찬가지로 적용가능하다.

따라서, 상기와 같은 구성되어 동작하는 본 발명은, 종래의 기술에 비교해 볼때 많은 2치 논리합 연산기를 절약할 수 있어 2치-다치 논리합 연산 수행기능 구현시 경제적이고 간단한 회로구성을 가능하게 하는 효과가 있다.

Claims (4)

1. 다치논리값 신호원으로 부터 제공되는 연산대상인 다치 논리 신호(r)를 전달하는 다치 신호 입력라인과, 상기 다치 신호의 최대값 신호(Max of R)를 고정적으로 전달하는 다치 신호 최대값 입력라인과, 상기 다치 신호 입력라인과 다치 신호 최대값 입력라인으로부터의 다치 논리신호와 그 최대값 신호를 각각 입력단으로 입력받고 제어단으로는 다른 연산대상인 2치신호를 입력받아, 제어단에 입력되는 2치신호 값에 따라 다치 입력신호나 다치신호의 최대값 신호중 하나를 선택하여 출력하는 선택수단을 구비하는 것을 특징으로 하는 2치-다치 논리합 연산기.
2. 제1항에 있어서, 상기 선택수단을 제어단을 구비하는 전자제어 스위치를 구비하는 것을 특징으로 하는 2치-다치 논리합 연산기.
3. 제1항에 있어서, 상기 선택수단은 2 : 1멀티플레서를 구비하는 것을 특징으로 하는 2치-다치 논리합 연산기.
4. 논리 연산 대상값으로 2치논리값과 다치논리값을 입력받고, 상기 다치논리값의 최대값을 입력받는 제1단계와, 상기 2치논리값이 "0"이면 입력되는 다치논리값을 취하고 상기 2치논리값이 "1"이면 다치논리값의 최대값을 취하여 연산출력값으로 출력하는 제2단계를 포함하는 것을 특징으로 하는 2치-다치 논리합 연산방법.