KR100259095B1 - 정규화 기능을 갖는 가산기 - Google Patents

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Abstract

본 발명은 가산 동작과 정규화(Normalization)동작이 하나의 회로에서 이루어지도록하여 처리 속도를 향상시킨 정규화 기능을 갖는 가산기에 관한 것으로,n비트의 두 수를 받아 제 1 레벨의 NAND값(P),NOR값(G)을 출력하는 NAND/NOR 연산부와,해당비트 자리 및 해당비트 자리 - 1의 제 1 레벨의 G,P값을 받아 제 2 레벨의 G,P값을 구하고 해당비트 자리의 제 1 레벨의 G,제 2 레벨의 G,P 및 해당비트 자리-(전체 비트 자리수/2)번째의 제2 레벨의 G,P값을 받아 중간값 G,P,Z값을 출력하는 제 1 중간값 연산부와,해당비트 및 해당비트 자리 - 2번째 자리의 제 1 중간값 연산부의 G,P값을 받아 제 3 레벨의 G,P값을 구하고,해당비트 및 해당비트 자리 - 2번째 자리의 제 3 레벨의 G,P 그리고 해당비트 및 해당비트 자리 - 2번째 자리의 제 1 중간값 연산부의 Z값을 받아 중간값 G,P,Z값을 출력하는 제 2 중간값 연산부와,해당비트 및 해당비트 자리 - (전체 비트 자리수/2)번째 자리의 제 2 중간값 연산부의 G,P을 받아 제 4 레벨의 G,P값을 구하고, 해당비트 및 해당비트 자리 - 1번째의 상기 제 4 레벨의 G,P값 그리고 (0,0)값을 입력으로 하여 G,P값을 출력하는 제 3 중간값 연산부와,해당비트 자리의 제 3 중간값 연산부의 G,P값을 받아 각각의 비트의 썸값 및 캐리값을 출력하는 썸값 출력부와,썸값 출력을 받아 상기 캐리값의 유무에 따라 최종값을 1비트 시프트하는 시프트 출력부를 포함하여 구성된다.

Description

정규화 기능을 갖는 가산기
본 발명은 산술 소자에 관한 것으로, 특히 가산 동작과 정규화(Normalization)동작이 하나의 회로에서 이루어지도록하여 처리 속도를 향상시킨 정규화 기능을 갖는 가산기에 관한 것이다.
대부분의 컴퓨터와 계산기들의 주된 기능중에 하나가 산술 연산을 수행하는 것이다.
이 연산들은 논리 게이트와 플립 플롭들이 2진수의 가감승제를 하기 위해서 결합된 컴퓨터의 산술-논리 연산 장치에서 수행되는데, 인간으로서는 불가능한 속도로 매우 빠르게 산술 연산을 행한다. 전형적인 가산 동작은 1㎲이하이다.
이하, 첨부된 도면을 참고하여 종래 기술의 가산기에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 가산 및 정규화 과정을 나타낸 구성도이다.
종래 기술에서는 실수 연산자의 하나인 가산기는 두수의 가산 동작후에 그 결과값을 정규화하는 과정을 거치게되어 있다. 여기서, 정규화 과정은 입력 비트열에서 최상위 비트를 1의 값으로 시작되도록 하는 것을 말한다.
즉, 가산 블록(1)에서 두수 a,b의 가산 동작을 하고 다시 정규화 블록(2)에서 정규화 과정을 수행하여 가산 및 정규화된 결과값 그리고 시프트된값을 출력하게된다.
두수 a,b를 더한후에 그 결과의 상위 비트를 φ이 아닌 수가 올때까지 시프트한다.
그리고 상기 시프트된 값을 2진수로 출력하게된다.
상기의 시프트된값은 실수 연산자에서의 멱지수(Exponent)를 수정하는 값으로 이용하게 된다.
종래 기술의 산술 소자에 있어서는 가산 과정과 정규화 과정을 두 개의 블록으로 나누어 순차 처리하여 연산 속도가 떨어지는 문제가 있다.
본 발명은 상기와 같은 종래 기술의 산술 소자의 문제점을 해결하기 위하여 안출한 것으로, 가산 동작과 정규화(Normalization)동작이 하나의 회로에서 이루어지도록하여 처리 속도를 향상시킨 정규화 기능을 갖는 가산기를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 가산 및 정규화 과정을 나타낸 구성도
도 2는 본 발명에 따른 정규화 기능을 갖는 가산기의 구성도
도면의 주요부분에 대한 부호의 설명
21. NAND/NOR 연산부
22a.22b.22c. 제 1,2,3 선택 신호 출력부
23a.23b.23c. 제 1,2,3 중간값 연산부
24. 썸(SUM)값 출력부
25. 시프트 출력부
가산 동작과 정규화(Normalization)동작이 하나의 회로에서 이루어지도록하여 처리 속도를 향상시킨 본 발명의 정규화 기능을 갖는 가산기는 n비트의 두 수를 받아 제 1 레벨의 NAND값(P),NOR값(G)을 출력하는 NAND/NOR 연산부와,해당비트 자리 및 해당비트 자리 - 1의 제 1 레벨의 G,P값을 받아 제 2 레벨의 G,P값을 구하고 해당비트 자리의 제 1 레벨의 G,제 2 레벨의 G,P 및 해당비트 자리-(전체 비트 자리수/2)번째의 제2 레벨의 G,P값을 받아 중간값 G,P,Z값을 출력하는 제 1 중간값 연산부와,해당비트 및 해당비트 자리 - 2번째 자리의 제 1 중간값 연산부의 G,P값을 받아 제 3 레벨의 G,P값을 구하고,해당비트 및 해당비트 자리 - 2번째 자리의 제 3 레벨의 G,P 그리고 해당비트 및 해당비트 자리 - 2번째 자리의 제 1 중간값 연산부의 Z값을 받아 중간값 G,P,Z값을 출력하는 제 2 중간값 연산부와,해당비트 및 해당비트 자리 - (전체 비트 자리수/2)번째 자리의 제 2 중간값 연산부의 G,P을 받아 제 4 레벨의 G,P값을 구하고, 해당비트 및 해당비트 자리 - 1번째의 상기 제 4 레벨의 G,P값 그리고 (0,0)값을 입력으로 하여 G,P값을 출력하는 제 3 중간값 연산부와,해당비트 자리의 제 3 중간값 연산부의 G,P값을 받아 각각의 비트의 썸값 및 캐리값을 출력하는 썸값 출력부와,썸값 출력을 받아 상기 캐리값의 유무에 따라 최종값을 1비트 시프트하는 시프트 출력부를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 정규화 기능을 갖는 가산기에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 정규화 기능을 갖는 가산기의 구성도이다.
본 발명의 정규화 기능을 갖는 가산기에 의해 두수 a,b의 가산 및 정규화 동작을 실행할 경우에 결과는 E,S,CO값이 출력된다.
여기서, E는 실수 덧셈에서 멱지수(Exponent)의 값을 더하는 값이고, S는 정규화 과정이 끝난 결과값이고, CO(Caary Out)는 캐리 발생값이다.
이와 같은 본 발명의 정규화 기능을 갖는 가산기의 구성은 다음과 같다.
먼저, n 비트의 두 수를 받아 해당 비트별로 제 1 레벨의 NAND값(P),NOR값(G)을 출력하는 NAND/NOR 연산부(21)와,(전체 비트 자리수/2)+1에 해당하는 상기 NAND/NOR 연산부(21)의 최상위 비트 자리의 G값들을 받아 OR연산하여 중간값을 구하기 위한 선택 신호를 출력하는 제 1 선택 신호 출력부(22a)와,상기 NAND/NOR 연산부(21)에서 출력되는 해당 비트 자리 및 해당 비트 자리 - 1의 제 1 레벨의 G,P값을 받아 제 2 레벨의 G,P값을 구하는 n개의 논리 연산 블록,해당 비트 자리의 제 1 레벨의 G,제 2 레벨의 G,P 및 해당 비트 자리-(전체 비트 자리수/2)번째의 제2 레벨의 G,P값을 받아 상기 제 1 선택 신호 출력부(22a)의 선택 신호에 의해 중간값 G,P,Z값을 출력하는 n개의 MUX들로 이루어진 제 1 중간값 연산부(23a)와, (전체 비트 자리수/2)-1에 해당하는 상기 제 1 중간값 연산부(23a)의 최상위 비트 자리의 중간값 Z를 받아 중간값을 구하기 위한 선택 신호를 출력하는 제 2 선택 신호 출력부(22b)와, 해당 비트 및 해당 비트 자리 - 2번째 자리의 제 1 중간값 연산부(23a)의 G,P값을 받아 제 3 레벨의 G,P값을 구하는 n개의 논리 연산 블록,해당 비트 및 해당 비트 자리 - 2번째 자리의 제 3 레벨의 G,P 그리고 해당 비트 및 해당 비트 자리 - 2번째 자리의 제 1 중간값 연산부(23a)의 Z값을 받아 제 2 선택 신호 출력부(22b)의 선택 신호에 의해 중간값 G,P,Z값을 출력하는 n개의 MUX들로 이루어진 제 2 중간값 연산부(23b)와, (전체 비트 자리수/2)-2에 해당하는 상기 제 2 중간값 연산부(23b)의 최상위 비트 자리의 중간값 Z를 받아 중간값을 구하기 위한 선택 신호를 출력하는 제 3 선택 신호 출력부(22c)와, 해당 비트 및 해당 비트 자리 - (전체 비트 자리수/2)번째 자리의 제 2 중간값 연산부(23b)의 G,P을 받아 제 4 레벨의 G,P값을 구하는 n개의 논리 연산 블록,해당 비트 및 해당 비트 자리 - 1번째의 상기 제 4 레벨의 G,P값 그리고 (0,0)값을 입력으로 하여 제 3 선택 신호 출력부(22c)의 선택 신호에 의해 G,P값을 출력하는 n개의 MUX들로 이루어진 제 3 중간값 연산부(23c)와, 최상위 비트 자리에 캐리 출력값을 구하는 캐리 출력부를 포함하고 상기 해당 비트 자리의 제 3 중간값 연산부의 G,P값을 받아 각각의 비트의 썸값을 출력하는 n개의 썸 블록으로 구성된 썸값 출력부(24)와,해당 비트 자리의 썸값 출력을 받아 상기 캐리 출력값의 출력유무에 따라 최종값을 1비트 시프트하는 시프트 출력부(25)를 포함하여 구성된다.
상기 제 1 중간값 연산부(23a)에서 제 2 레벨의 G,P값을 구하기 위한 최하위 비트 자리의 논리 연산 블록에는 최하위 비트 자리의 제 1 레벨의 G,P값과 (0,0)이 입력된다.
그리고 상기 제 1 중간값 연산부(23a)에서 중간값 G,P,Z를 구하기 위한 전체 비트 자리/2에 해당하는 최하위 비트 자리수의 MUX들에는 해당 비트 자리의 제 1 레벨의 G,제 2 레벨의 G,P 그리고 (0,0,0)이 입력된다.
상기 제 2 중간값 연산부(23b)의 전체 비트 자리수/4에 해당하는 최상위 비트 자리를 제외한 비트 자리에 해당하는 MUX에는 해당 비트 자리 및 해당 비트 자리 - 2번째 자리의 제 1 중간값 연산부의 Z값 대신에 0가 입력된다.
그리고 상기 제 2 중간값 연산부(23b)의 전체 비트 자리수/4에 해당하는 최하위 비트 자리의 MUX에는 해당 비트 자리 - 2번째의 G,P값 대신에 (0,0)가 입력된다.
상기 시프트 출력부(25)는 캐리값이 발생하였을 경우에 최종값을 1비트 시프트하여 출력한다.
상기와 같은 본 발명의 정규화 기능을 갖는 가산기는 가산기(Adder)의 중간값을 가지고 정규화 과정을 실행하는 것으로 이는 두수의 더하는 과정이 log n 스텝이 소요되는 프리픽스 가산기(Prefix Adder)에 적합한 것이다.
제 1,2,3 선택 신호 출력부(22a)(22b)(22c)는 각 NAND/NOR 연산부(21),제 1,2중간값 연산부(23a)(23b)에서 출력되는 0를 분리한다.
이때, 0는 상위의 연속된 Zero값을 의미하는 것이다. 제 1 선택 신호 출력부(22a)에서 (전체 비트 자리수/2)에 해당하는 상위 비트가 아니라 (전체 비트 자리수/2)+1에 해당하는 상위 비트를 비교한 것은 덧셈의 결과로 캐리 아웃이 발생하는 것을 방지하기 위한 것이다.
만약, 본 발명의 실시예에서와 같이, 전체 비트수가 8비트일 경우에 하위 4비트에서 캐리가 발생하면 비교한 상위 4 비트의 Zero값은 부정이기 때문이다. 상위 5비트가 Zero이면 하위 3비트에서 캐리 아웃이 발생하더라도 상위 4개 비트는 Zero인 것이 분명하기 때문이다.
이와 같은 이유로 제 2 선택 신호 출력부(22b)에서는 상위 3 비트를 비교하고, (22c)에서는 제 3 선택 신호 출력부(22c)에서는 상위 2 비트를 비교한다.
그리고 최종단에서 캐리 아웃 발생 유무를 판단하여 캐리가 발생하지 않았을 경우에 1비트 더 시프트하는 회로가 구성된다.
상기의 시프트값은 Exponent의 값을 변화시키는 변수로 사용되기 때문에 제 1,2,3 선택 신호 출력부(22a)(22b)(22c)에서 출력되는 선택 신호(E) 이외에 캐리 아웃값도 Exponent처리를 하는 시프트 출력부(25)로 입력시킨다.
상기의 제 1,2,3 중간값 연산부(23a)(23b)(23c)의 각 비트자리에 구성된 논리 연산 블록들은 앞 레벨의 P,G값을 가지고 다음 레벨의 P,G값을 출력하는 블록이고, 논리 연산 블록에 연결된 MUX들은 정규화를 위한 블록들이다.
즉, 각각의 제 1,2,3 중간값 연산부(23a)(23b)(23c)에서 각각 4비트,2비트,1비트 시프트하고 최종단에서 썸값을 구하는데, 이는 아직 정규화된 것이 아니다. 이 썸값을 하위 비트에서 캐리가 발생하지 않고 현재의 값이 Zero인 경우 한 비트 더 시프트하여 정규화된 결과를 얻는다.
본 발명의 정규화 기능을 갖는 가산기는 가산 동작과 정규화 처리 동작이 하나의 회로에서 이루어지도록하여 연산 처리 속도를 향상시키는 효과가 있다.

Claims (12)

  1. n비트의 두 수를 받아 제 1 레벨의 NAND값(P),NOR값(G)을 출력하는 NAND/NOR 연산부와,
    해당 비트 자리 및 해당 비트 자리 - 1의 제 1 레벨의 G,P값을 받아 제 2 레벨의 G,P값을 구하고 해당 비트 자리의 제 1 레벨의 G,제 2 레벨의 G,P 및 해당 비트 자리-(전체 비트 자리수/2)번째의 제2 레벨의 G,P값을 받아 중간값 G,P,Z값을 출력하는 제 1 중간값 연산부와,
    해당 비트 및 해당 비트 자리 - 2번째 자리의 제 1 중간값 연산부의 G,P값을 받아 제 3 레벨의 G,P값을 구하고,해당 비트 및 해당 비트 자리 - 2번째 자리의 제 3 레벨의 G,P 그리고 해당 비트 및 해당 비트 자리 - 2번째 자리의 제 1 중간값 연산부의 Z값을 받아 중간값 G,P,Z값을 출력하는 제 2 중간값 연산부와,
    해당 비트 및 해당 비트 자리 - (전체 비트 자리수/2)번째 자리의 제 2 중간값 연산부의 G,P을 받아 제 4 레벨의 G,P값을 구하고, 해당 비트 및 해당 비트 자리 - 1번째의 상기 제 4 레벨의 G,P값 그리고 (0,0)값을 입력으로 하여 G,P값을 출력하는 제 3 중간값 연산부와,
    해당 비트 자리의 제 3 중간값 연산부의 G,P값을 받아 각각의 비트의 썸값 및 캐리값을 출력하는 썸값 출력부와,
    썸값 출력을 받아 상기 캐리값의 유무에 따라 최종값을 1비트 시프트하는 시프트 출력부를 포함하여 구성되는 것을 특징으로 하는 정규화 기능을 갖는 가산기.
  2. 제 1 항에 있어서, 제 1 중간값 연산부는 제 2 레벨의 G,P값을 구하기 위한 n개의 논리 연산 블록들과,
    상기 제 1,2 레벨의 G,P값을 이용하여 중간값 G,P,Z값을 출력하는 n개의 MUX들로 구성되는 것을 특징으로 하는 정규화 기능을 갖는 가산기.
  3. 제 2 항에 있어서, 제 2 레벨의 G,P값을 구하기 위한 최하위 비트 자리의 논리 연산 블록에는 최하위 비트 자리의 제 1 레벨의 G,P값과 (0,0)이 입력되는 것을 특징으로 하는 정규화 기능을 갖는 가산기.
  4. 제 2 항에 있어서, 중간값 G,P,Z를 구하기 위한 전체 비트 자리/2에 해당하는 최하위 비트 자리수의 MUX들에는 해당 비트 자리의 제 1 레벨의 G,제 2 레벨의 G,P 그리고 (0,0,0)이 입력되는 것을 특징으로 하는 정규화 기능을 갖는 가산기.
  5. 제 1 항에 있어서, 제 2 중간값 연산부는 제 3 레벨의 G,P값을 구하기 위한 n개의 논리 연산 블록들과,
    상기 제 3 레벨의 G,P값 그리고 제 1 중간값 연산부의 Z를 이용하여 중간값 G,P,Z값을 출력하는 n개의 MUX들로 구성되는 것을 특징으로 하는 정규화 기능을 갖는 가산기.
  6. 제 5 항에 있어서, 제 2 중간값 연산부의 전체 비트 자리수/4에 해당하는 최상위 비트 자리를 제외한 비트 자리에 해당하는 MUX에는 해당 비트 자리 및 해당 비트 자리 - 2번째 자리의 제 1 중간값 연산부의 Z값 대신에 0가 입력되는 것을 특징으로 하는 정규화 기능을 갖는 가산기.
  7. 제 5 항에 있어서, 제 2 중간값 연산부의 전체 비트 자리수/4에 해당하는 최하위 비트 자리의 MUX에는 해당 비트 자리 - 2번째의 G,P값 대신에 (0,0)를 입력하는 것을 특징으로 하는 정규화 기능을 갖는 가산기.
  8. 제 1 항에 있어서, 제 3 중간값 연산부는 제 4 레벨의 G,P값을 구하기 위한 n개의 논리 연산 블록들과,
    상기 제 4 레벨의 G,P값을 이용하여 중간값 G,P,값을 출력하는 n개의 MUX들로 구성되는 것을 특징으로 하는 정규화 기능을 갖는 가산기.
  9. 제 1 항 또는 제 2 항에 있어서, (전체 비트 자리수/2)+1에 해당하는 상기 NAND/NOR 연산부의 최상위 비트 자리의 G값들을 받아 OR연산하여 제 1 중간값 연산부의 각각의 MUX들에 입력되는 선택 신호를 출력하는 제 1 선택 신호 출력부를 더 포함하여 구성되는 것을 특징으로 하는 정규화 기능을 갖는 가산기.
  10. 제 1 항 또는 제 5 항에 있어서, (전체 비트 자리수/2)-1에 해당하는 상기 제 1 중간값 연산부의 최상위 비트 자리의 중간값 Z를 받아 제 2 중간값 연산부의 각각의 MUX들에 입력되는 선택 신호를 출력하는 제 2 선택 신호 출력부를 더 포함하여 구성되는 것을 특징으로 하는 정규화 기능을 갖는 가산기.
  11. 제 1 항 또는 제 8 항에 있어서, (전체 비트 자리수/2)-2에 해당하는 상기 제 2 중간값 연산부의 최상위 비트 자리의 중간값 Z를 받아 제 3 중간값 연산부의 각각의 MUX들에 입력되는 선택 신호를 출력하는 제 3 선택 신호 출력부를 더 포함하여 구성되는 것을 특징으로 하는 정규화 기능을 갖는 가산기.
  12. 제 1 항에 있어서, 시프트 출력부는 캐리값이 발생하지 않았을 경우에 최종값을 1비트 시프트하여 출력하는 것을 특징으로 하는 정규화 기능을 갖는 가산기.
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