JPH07202681A - 論理演算器および演算方法 - Google Patents
論理演算器および演算方法Info
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- JPH07202681A JPH07202681A JP6282270A JP28227094A JPH07202681A JP H07202681 A JPH07202681 A JP H07202681A JP 6282270 A JP6282270 A JP 6282270A JP 28227094 A JP28227094 A JP 28227094A JP H07202681 A JPH07202681 A JP H07202681A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
-
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
Abstract
(57)【要約】
【目的】 本発明は、２値数同士の論理演算機能を含み
ながら多値論理値と２値論理値間の直接的な論理演算が
可能な２値−多値論理和、論理積および排他的論理和演
算装置およびその演算方法を提供することを目的とす
る。 【構成】 多値論理信号と多値論理信号の最大値を入力
し、２値論理信号値に従って一つの入力だけを選択して
出力するスイッチ３を具備する。２値−多値論理積演算
は多値論理信号と多値論理信号の最小値を入力し、２値
論理信号値に従って一つの入力だけを選択して出力する
スイッチ１３を具備する。２値−多値排他的論理和演算
は多値論理信号と多値論理信号の補数値を入力し、２値
論理信号値に従って一つの入力だけを選択して出力する
スイッチ２４を具備する。これにより本発明は経済的で
簡単な回路構成を可能ならしめる。
ながら多値論理値と２値論理値間の直接的な論理演算が
可能な２値−多値論理和、論理積および排他的論理和演
算装置およびその演算方法を提供することを目的とす
る。 【構成】 多値論理信号と多値論理信号の最大値を入力
し、２値論理信号値に従って一つの入力だけを選択して
出力するスイッチ３を具備する。２値−多値論理積演算
は多値論理信号と多値論理信号の最小値を入力し、２値
論理信号値に従って一つの入力だけを選択して出力する
スイッチ１３を具備する。２値−多値排他的論理和演算
は多値論理信号と多値論理信号の補数値を入力し、２値
論理信号値に従って一つの入力だけを選択して出力する
スイッチ２４を具備する。これにより本発明は経済的で
簡単な回路構成を可能ならしめる。
Description
【０００１】
【産業上の利用分野】本発明は論理演算器および演算方
法に関し、特に多値論理と２値論理信号に係る論理演算
器および演算方法に関する。
法に関し、特に多値論理と２値論理信号に係る論理演算
器および演算方法に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９３−２５９０９号，韓
国特許出願第１９９３−２５９１０号および韓国特許出
願第１９９３−２５９１１号の明細書の記載に基づくも
のであって、当該韓国特許出願の番号を参照することに
よって当該韓国特許出願の明細書の記載内容が本明細書
の一部分を構成するものとする。
の基礎たる韓国特許出願第１９９３−２５９０９号，韓
国特許出願第１９９３−２５９１０号および韓国特許出
願第１９９３−２５９１１号の明細書の記載に基づくも
のであって、当該韓国特許出願の番号を参照することに
よって当該韓国特許出願の明細書の記載内容が本明細書
の一部分を構成するものとする。
【０００３】
【従来の技術】現代の多くの電子装置はデジタル信号を
処理するデジタル信号処理を基本としている。ここで、
デジタル信号処理とは、アナログ信号からＡ／Ｄ（Ａｎ
ａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ）変換器を経て作られ
たデジタルデータを目的に合うよう処理して望む結果を
得る信号処理方法である。
処理するデジタル信号処理を基本としている。ここで、
デジタル信号処理とは、アナログ信号からＡ／Ｄ（Ａｎ
ａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ）変換器を経て作られ
たデジタルデータを目的に合うよう処理して望む結果を
得る信号処理方法である。
【０００４】一般的に、デジタル信号は２値数（Ｂｉｎ
ａｒｙ）で表示され、このような２値数同士の論理演算
を行う演算装置がデジタル信号装置に多く用いられてい
る。このような論理演算器のうち既存の論理演算器は、
入力が２値数のみを対象とする。
ａｒｙ）で表示され、このような２値数同士の論理演算
を行う演算装置がデジタル信号装置に多く用いられてい
る。このような論理演算器のうち既存の論理演算器は、
入力が２値数のみを対象とする。
【０００５】以下、従来の論理演算器の構成およびその
作用について考察してみれば、次の通りである。
作用について考察してみれば、次の通りである。
【０００６】先ず、既存の２値論理和演算装置の真理値
表を図１に示す。このような論理和演算信号は、通常加
算信号＋で表示するが、本明細書においては算術加算記
号＋と区別するために＝＋＝で表示する。既存の２値論
理和演算器の信号関係は図２の通りである。
表を図１に示す。このような論理和演算信号は、通常加
算信号＋で表示するが、本明細書においては算術加算記
号＋と区別するために＝＋＝で表示する。既存の２値論
理和演算器の信号関係は図２の通りである。
【０００７】図１の２値論理和に係る真理値表は、図２
の２値論理和演算器の入出力を示す。すなわち、図２の
二つの入力が論理“０”と論理“０”である場合は出力
が論理“０”、そして入力が論理“０”と論理“１”で
ある場合は出力が論理“１”、入力が論理“１”と論理
“１”である場合は出力が論理“１”になる。ここで、
論理“０”または論理“１”とは、論理値“０”または
“１”を示すものであって、実際には１Ｖｏｌｔ、０Ｖ
ｏｌｔ等の実際の電圧でマッピングされて使用される。
の２値論理和演算器の入出力を示す。すなわち、図２の
二つの入力が論理“０”と論理“０”である場合は出力
が論理“０”、そして入力が論理“０”と論理“１”で
ある場合は出力が論理“１”、入力が論理“１”と論理
“１”である場合は出力が論理“１”になる。ここで、
論理“０”または論理“１”とは、論理値“０”または
“１”を示すものであって、実際には１Ｖｏｌｔ、０Ｖ
ｏｌｔ等の実際の電圧でマッピングされて使用される。
【０００８】そして、既存の２値論理積演算装置の真理
値表を図３に示す。このような論理積演算記号は、通常
‘・’で表示し、既存の２値論理積演算器の信号関係は
図４の通りである。
値表を図３に示す。このような論理積演算記号は、通常
‘・’で表示し、既存の２値論理積演算器の信号関係は
図４の通りである。
【０００９】図３の２値論理積に係る真理値表は、図４
の２値論理積演算器の入出力を示す。すなわち、図４の
二つの入力が論理“０”と論理“０”である場合は出力
は論理“０”、そして入力が論理“０”と論理“１”で
ある場合は出力は論理“０”、入力が論理“１”と論理
“１”である場合は出力が論理“１”になる。ここで、
論理“０”または論理“１”とは、論理値“０”または
“１”を示すものであって、実際には１Ｖｏｌｔ、０Ｖ
ｏｌｔ等の実際電圧でマッピングされて使用される。こ
のような２値論理積演算器は２値数の列で表示される大
部分のデジタル信号に多く使用されている。
の２値論理積演算器の入出力を示す。すなわち、図４の
二つの入力が論理“０”と論理“０”である場合は出力
は論理“０”、そして入力が論理“０”と論理“１”で
ある場合は出力は論理“０”、入力が論理“１”と論理
“１”である場合は出力が論理“１”になる。ここで、
論理“０”または論理“１”とは、論理値“０”または
“１”を示すものであって、実際には１Ｖｏｌｔ、０Ｖ
ｏｌｔ等の実際電圧でマッピングされて使用される。こ
のような２値論理積演算器は２値数の列で表示される大
部分のデジタル信号に多く使用されている。
【００１０】さらに、既存の２値排他的論理和演算器の
真理値表を図５に示す。このような排他的論理和演算信
号は、
真理値表を図５に示す。このような排他的論理和演算信
号は、
【００１１】
【外２】
【００１２】既存の２進排他的論理和演算器の信号連結
関係は図６の通りである。
関係は図６の通りである。
【００１３】図５の２値排他的論理和に係る真理値表は
図６の２値排他的論理和演算器の入出力を示す。すなわ
ち、図６の二つの入力が論理“０”と論理“０”である
場合は出力が論理“０”、そして入力が論理“０”と論
理“１”である場合は出力が論理“１”、論理“１”と
論理“１”である場合は出力が論理“０”になる。ここ
で、論理“０”または論理“１”とは、論理値“０”ま
たは“１”を示すものであって、実際には１Ｖｏｌｔ、
０Ｖｏｌｔ等の実際電圧でマッピングされて使用され
る。
図６の２値排他的論理和演算器の入出力を示す。すなわ
ち、図６の二つの入力が論理“０”と論理“０”である
場合は出力が論理“０”、そして入力が論理“０”と論
理“１”である場合は出力が論理“１”、論理“１”と
論理“１”である場合は出力が論理“０”になる。ここ
で、論理“０”または論理“１”とは、論理値“０”ま
たは“１”を示すものであって、実際には１Ｖｏｌｔ、
０Ｖｏｌｔ等の実際電圧でマッピングされて使用され
る。
【００１４】このような論理和、２値論理積および２値
排他的論理和演算器は２値数の列で表示される大部分の
デジタル信号処理に多く使用されている。
排他的論理和演算器は２値数の列で表示される大部分の
デジタル信号処理に多く使用されている。
【００１５】
【発明が解決しようとする課題】ところで、このような
２値論理演算器の二つの入力のうち一つの入力が２値論
理値を有しない場合の演算は如何にすべきかが問題にな
る。実際に前述の２値論理値に係る２値論理演算器の出
力は２値論理値を有するが、これらの算術和（算術的な
加算）または算術積（算術的な乗算）等の演算が遂行さ
れた後には多値論理値に変わるようになる。このような
場合、演算対象の多値論理値と２値論理値の演算問題を
解決するためには多数個の２値論理演算器を使用しなけ
れば実現が不可能である。
２値論理演算器の二つの入力のうち一つの入力が２値論
理値を有しない場合の演算は如何にすべきかが問題にな
る。実際に前述の２値論理値に係る２値論理演算器の出
力は２値論理値を有するが、これらの算術和（算術的な
加算）または算術積（算術的な乗算）等の演算が遂行さ
れた後には多値論理値に変わるようになる。このような
場合、演算対象の多値論理値と２値論理値の演算問題を
解決するためには多数個の２値論理演算器を使用しなけ
れば実現が不可能である。
【００１６】２値論理演算器を利用して２値−多値論理
演算を行うための従来技術による構成は、図７ないし図
９に示す通りである。
演算を行うための従来技術による構成は、図７ないし図
９に示す通りである。
【００１７】図７は２値−多値信号の論理和演算処理の
ための従来技術の構成図、図８は２値−多値信号の論理
積演算処理のための従来技術の構成図、図９は２値−多
値信号の排他的論理和演算処理のための従来技術の構成
図である。
ための従来技術の構成図、図８は２値−多値信号の論理
積演算処理のための従来技術の構成図、図９は２値−多
値信号の排他的論理和演算処理のための従来技術の構成
図である。
【００１８】図７に示す通り、従来の２値−多値論理和
演算のための演算装置は２値論理和演算器を使用するの
で、多値論理値を直接処理することができない。故に、
２値論理値を共通になるよう一つの入力端に受けて、多
値論理値を多数（Ｋ）の２値論理値として他の入力端に
それぞれ入力する多数（Ｋ）の２値論理和演算器１と、
上記多数（Ｋ）の２値論理和演算器１の出力を入力して
算術加算を行う算術加算器２を具備する回路構成により
２値−多値論理和演算を遂行した。
演算のための演算装置は２値論理和演算器を使用するの
で、多値論理値を直接処理することができない。故に、
２値論理値を共通になるよう一つの入力端に受けて、多
値論理値を多数（Ｋ）の２値論理値として他の入力端に
それぞれ入力する多数（Ｋ）の２値論理和演算器１と、
上記多数（Ｋ）の２値論理和演算器１の出力を入力して
算術加算を行う算術加算器２を具備する回路構成により
２値−多値論理和演算を遂行した。
【００１９】勿論、ここで上記算術加算器２は多値信号
を作るためのもので、場合によっては算術積算器が使用
されることもあり、上記算術加算器は全加算器（Ｆｕｌ
ｌＡｄｄｅｒ）で実現される。
を作るためのもので、場合によっては算術積算器が使用
されることもあり、上記算術加算器は全加算器（Ｆｕｌ
ｌＡｄｄｅｒ）で実現される。
【００２０】そして、図８に示す通り、従来の２値−多
値論理積演算のための演算装置は２値論理積演算器を使
用するため、多値論理値を直接処理することができな
い。故に、２値論理値を共通になるように一つの入力端
に受け、多値論理値を多数（Ｋ）の２値論理値として他
の入力端にそれぞれ入力する多数（Ｋ）の２値論理積演
算器１１と、上記多数（Ｋ）の２値論理積演算器１１の
出力を入力して算術加算を行う算術加算器１２を具備す
る回路構成により２値−多値論理積演算を遂行した。勿
論、ここで上記算術加算器１２は多値信号を作るための
もので、場合によっては算術積算器が使用されることも
あり、上記算術加算器は全加算器（Ｆｕｌｌ Ａｄｄｅ
ｒ）で具現される。
値論理積演算のための演算装置は２値論理積演算器を使
用するため、多値論理値を直接処理することができな
い。故に、２値論理値を共通になるように一つの入力端
に受け、多値論理値を多数（Ｋ）の２値論理値として他
の入力端にそれぞれ入力する多数（Ｋ）の２値論理積演
算器１１と、上記多数（Ｋ）の２値論理積演算器１１の
出力を入力して算術加算を行う算術加算器１２を具備す
る回路構成により２値−多値論理積演算を遂行した。勿
論、ここで上記算術加算器１２は多値信号を作るための
もので、場合によっては算術積算器が使用されることも
あり、上記算術加算器は全加算器（Ｆｕｌｌ Ａｄｄｅ
ｒ）で具現される。
【００２１】さらに、図９に示す通り、従来の２値−多
値排他的論理和演算のための演算装置は、２値排他的論
理和演算器を使用するので、多値論理値を直接処理する
ことができない。故に、２値論理値を共通になるよう一
つの入力端に受けて、多値論理値を多数（Ｋ）の２値論
理値として他の入力端にそれぞれ入力する多数（Ｋ）の
２値排他的論理和演算器２１と、上記多数（Ｋ）の２値
排他的論理和演算器２１の出力を入力して算術加算を行
う算術加算器を具備する回路構成により２値−多値排他
的論理和演算を遂行した。勿論、ここで上記算術加算器
は多値信号を作るためのものであって、場合によっては
算術積算器が使用されることもあり、上記算術加算器は
全加算器（Ｆｕｌｌ Ａｄｄｅｒ）で具現される。
値排他的論理和演算のための演算装置は、２値排他的論
理和演算器を使用するので、多値論理値を直接処理する
ことができない。故に、２値論理値を共通になるよう一
つの入力端に受けて、多値論理値を多数（Ｋ）の２値論
理値として他の入力端にそれぞれ入力する多数（Ｋ）の
２値排他的論理和演算器２１と、上記多数（Ｋ）の２値
排他的論理和演算器２１の出力を入力して算術加算を行
う算術加算器を具備する回路構成により２値−多値排他
的論理和演算を遂行した。勿論、ここで上記算術加算器
は多値信号を作るためのものであって、場合によっては
算術積算器が使用されることもあり、上記算術加算器は
全加算器（Ｆｕｌｌ Ａｄｄｅｒ）で具現される。
【００２２】上記の通り、既存の２値論理演算器を使用
して２値−多値論理演算を行うためには多くの２値論理
演算器が必要になって電子装置に適用する時に電子装置
の回路構成が複雑になる問題点がある。
して２値−多値論理演算を行うためには多くの２値論理
演算器が必要になって電子装置に適用する時に電子装置
の回路構成が複雑になる問題点がある。
【００２３】上記従来技術の問題点を解決するために案
出した本発明の一番目の目的は、２値数同士の論理和演
算機能を含みながら多値論理値と２値論理値間の直接的
な論理和演算が可能な２値−多値論理和演算器および演
算方法を提供するにある。
出した本発明の一番目の目的は、２値数同士の論理和演
算機能を含みながら多値論理値と２値論理値間の直接的
な論理和演算が可能な２値−多値論理和演算器および演
算方法を提供するにある。
【００２４】本発明の二番目の目的は、２値数同士の論
理積演算機能を含みながら多値論理値と２値論理値間の
直接的な論理積演算が可能な２値−多値論理積演算器お
よび演算方法を提供するにある。
理積演算機能を含みながら多値論理値と２値論理値間の
直接的な論理積演算が可能な２値−多値論理積演算器お
よび演算方法を提供するにある。
【００２５】本発明の三番目の目的は、２値数同士の排
他的論理和演算機能を含みながら多値論理値と２値論理
値間の直接的な排他的論理和演算が可能な２値−多値排
他的論理和演算器および演算方法を提供することにあ
る。
他的論理和演算機能を含みながら多値論理値と２値論理
値間の直接的な排他的論理和演算が可能な２値−多値排
他的論理和演算器および演算方法を提供することにあ
る。
【００２６】
【課題を解決するための手段】上記本発明の一番目の目
的を達成するための２値−多値論理和演算器は、多値論
理値信号源から提供される演算対象の多値論理信号を伝
達する多値信号入力ラインと、上記多値信号の最大値信
号を固定的に伝達する多値信号最大値入力ラインと、上
記多値信号入力ラインと多値信号最大値入力ラインから
の多値論理信号とその最大値信号を入力端にそれぞれ入
力して制御端には他の演算対象の２値信号を入力して、
制御端に入力される２値信号値に従って多値信号や多値
信号の最大値のうち一つを選択して出力する選択手段を
具備する。
的を達成するための２値−多値論理和演算器は、多値論
理値信号源から提供される演算対象の多値論理信号を伝
達する多値信号入力ラインと、上記多値信号の最大値信
号を固定的に伝達する多値信号最大値入力ラインと、上
記多値信号入力ラインと多値信号最大値入力ラインから
の多値論理信号とその最大値信号を入力端にそれぞれ入
力して制御端には他の演算対象の２値信号を入力して、
制御端に入力される２値信号値に従って多値信号や多値
信号の最大値のうち一つを選択して出力する選択手段を
具備する。
【００２７】さらに、本発明の一番目の目的を達成する
ための２値−多値論理和演算方法は、２値論理値と多値
論理値を入力して、上記多値論理値の最大値を入力する
第１段階と、上記２値論理値が“０”であると、入力さ
れる多値論理値を取り、上記２値論理値が“１”である
と、多値論理値の最大論理値を取って、演算出力値で出
力する第２段階を具備して行う。
ための２値−多値論理和演算方法は、２値論理値と多値
論理値を入力して、上記多値論理値の最大値を入力する
第１段階と、上記２値論理値が“０”であると、入力さ
れる多値論理値を取り、上記２値論理値が“１”である
と、多値論理値の最大論理値を取って、演算出力値で出
力する第２段階を具備して行う。
【００２８】上記本発明の二番目の目的を達成するため
の２値−多値論理積演算器は、多値論理値信号源から提
供される演算対象の多値論理信号を伝達する多値信号入
力ラインと、上記多値信号の最小値信号を固定的に伝達
する多値信号最小値入力ラインと、上記多値信号入力ラ
インと多値信号最小値入力ラインからの多値論理信号と
その最小値信号を入力端にそれぞれ入力し、制御端には
他の演算対象の２値信号を入力して、制御端に入力され
る２値信号値に従って多値信号の最小値や多値論理信号
値のうち一つを選択して出力する選択手段を具備する。
の２値−多値論理積演算器は、多値論理値信号源から提
供される演算対象の多値論理信号を伝達する多値信号入
力ラインと、上記多値信号の最小値信号を固定的に伝達
する多値信号最小値入力ラインと、上記多値信号入力ラ
インと多値信号最小値入力ラインからの多値論理信号と
その最小値信号を入力端にそれぞれ入力し、制御端には
他の演算対象の２値信号を入力して、制御端に入力され
る２値信号値に従って多値信号の最小値や多値論理信号
値のうち一つを選択して出力する選択手段を具備する。
【００２９】さらに、本発明の二番目の目的を達成する
ための２値−多値論理積演算方法は、論理演算対象値と
して２値論理値と多値論理値を入力し、上記多値論理値
の最小値を入力する第１段階と、上記２値論理値が
“０”であると、入力される多値論理信号の最小値を取
り、上記２値論理値が“１”であると、多値論理信号値
を取って、演算出力値で出力する第２段階を具備して行
う。
ための２値−多値論理積演算方法は、論理演算対象値と
して２値論理値と多値論理値を入力し、上記多値論理値
の最小値を入力する第１段階と、上記２値論理値が
“０”であると、入力される多値論理信号の最小値を取
り、上記２値論理値が“１”であると、多値論理信号値
を取って、演算出力値で出力する第２段階を具備して行
う。
【００３０】上記本発明の三番目の目的を達成するため
の２値−多値排他的論理和演算器は、多値論理値信号源
から提供される演算対象の多値論理信号を伝達する多値
信号入力ラインと、上記多値信号の最大値信号を固定的
に伝達する多値信号最大値入力ラインと、上記多値信号
入力ラインと多値信号最大値入力ラインからの多値論理
信号とその最大値信号をそれぞれ入力して多値論理信号
の最大値から入力される多値論理値を減算して上記多値
論理信号の補数信号を出力する減算手段と、上記多値信
号入力ラインからの多値論理信号と上記減算手段の出力
信号である多値論理信号の補数信号を入力し、制御端に
演算対象の２値論理信号を入力して制御端に入力される
２値信号値に従って多値論理信号や多値論理信号の補数
信号のうち一つを選択して出力する選択手段を具備する
ことを特徴とする。
の２値−多値排他的論理和演算器は、多値論理値信号源
から提供される演算対象の多値論理信号を伝達する多値
信号入力ラインと、上記多値信号の最大値信号を固定的
に伝達する多値信号最大値入力ラインと、上記多値信号
入力ラインと多値信号最大値入力ラインからの多値論理
信号とその最大値信号をそれぞれ入力して多値論理信号
の最大値から入力される多値論理値を減算して上記多値
論理信号の補数信号を出力する減算手段と、上記多値信
号入力ラインからの多値論理信号と上記減算手段の出力
信号である多値論理信号の補数信号を入力し、制御端に
演算対象の２値論理信号を入力して制御端に入力される
２値信号値に従って多値論理信号や多値論理信号の補数
信号のうち一つを選択して出力する選択手段を具備する
ことを特徴とする。
【００３１】さらに、本発明の三番目の目的を達成する
ための２値−多値排他的論理和演算方法は、論理対象値
として２値論理値と多値論理値を入力し、上記多値論理
値の最大値を入力する第１段階と、上記多値論理値の最
大値から入力される多値論理値を減算して、多値論理値
の補数値を求める第２段階と、上記２値論理値が“０”
であると、入力される多値論理値を取り、上記２値論理
値が“１”であると、多値論理値の補数値を取って、演
算出力値として出力する第３段階を具備して行う。
ための２値−多値排他的論理和演算方法は、論理対象値
として２値論理値と多値論理値を入力し、上記多値論理
値の最大値を入力する第１段階と、上記多値論理値の最
大値から入力される多値論理値を減算して、多値論理値
の補数値を求める第２段階と、上記２値論理値が“０”
であると、入力される多値論理値を取り、上記２値論理
値が“１”であると、多値論理値の補数値を取って、演
算出力値として出力する第３段階を具備して行う。
【００３２】
【作用】本発明によれば、論理演算対象の多値論理値と
多値論理値の最大論理値とが入力され、更に２値論理値
が入力され、２値論理値が０であると前記多値論理値が
選択され、２値論理値が１であると前期最大論理値が選
択され、選択された値が出力される。
多値論理値の最大論理値とが入力され、更に２値論理値
が入力され、２値論理値が０であると前記多値論理値が
選択され、２値論理値が１であると前期最大論理値が選
択され、選択された値が出力される。
【００３３】また本発明によれば、論理演算対象の多値
論理値と多値論理値の最小論理値とが入力され、更に２
値論理値が入力され、２値論理値が０であると前記多値
論理値が選択され、２値論理値が１であると前期最小論
理値が選択され、選択された値が出力される。
論理値と多値論理値の最小論理値とが入力され、更に２
値論理値が入力され、２値論理値が０であると前記多値
論理値が選択され、２値論理値が１であると前期最小論
理値が選択され、選択された値が出力される。
【００３４】また本発明によれば、論理演算対象の多値
論理値と多値論理値の最大論理値とが入力され、最大論
理値から多値論理値を減じた補数値が求められ、更に２
値論理値が入力され、２値論理値が０であると前期多値
論理値が選択され、２値論理値が１であると前記補数値
が選択され、選択された値が出力される。
論理値と多値論理値の最大論理値とが入力され、最大論
理値から多値論理値を減じた補数値が求められ、更に２
値論理値が入力され、２値論理値が０であると前期多値
論理値が選択され、２値論理値が１であると前記補数値
が選択され、選択された値が出力される。
【００３５】
【実施例】以下、図１０以下を参照して本発明の一実施
例を詳細に説明する。
例を詳細に説明する。
【００３６】図１０は本発明に係る２値論理値と多値論
理値を入力とする論理和演算の真理値表であり、図１１
は図１０の真理値表による演算を行う２値−多値論理和
演算器を示す。
理値を入力とする論理和演算の真理値表であり、図１１
は図１０の真理値表による演算を行う２値−多値論理和
演算器を示す。
【００３７】図１０からみられるような真理値表による
２値−多値論理和演算は、２値論理信号が“０”である
場合は多値論理信号を、２値論理信号が“１”である場
合には多値論理信号の最大値信号を取って出力する。
２値−多値論理和演算は、２値論理信号が“０”である
場合は多値論理信号を、２値論理信号が“１”である場
合には多値論理信号の最大値信号を取って出力する。
【００３８】例えば、多値論理入力値が有しうる値の範
囲が“０”から“１０”までの数とし、現在入力されて
いる多値論理入力値が“７”であるとすれば、２値論理
入力値が“０”である場合、出力は“７”になり、２値
論理入力値が“１”である場合は、出力値が“１０”に
なる。このような論理演算は図１１に示す本発明に係る
２値−多値論理和演算器の構成により実現可能である。
囲が“０”から“１０”までの数とし、現在入力されて
いる多値論理入力値が“７”であるとすれば、２値論理
入力値が“０”である場合、出力は“７”になり、２値
論理入力値が“１”である場合は、出力値が“１０”に
なる。このような論理演算は図１１に示す本発明に係る
２値−多値論理和演算器の構成により実現可能である。
【００３９】図１１に示す通り、本発明に係る２値−多
値論理和演算器は、多値論理値信号源から提供される演
算対象の多値論理信号（Ｒ）を伝達する多値信号入力ラ
インと、上記多値信号の最大値信号（Ｍａｘ ｏｆ
Ｒ）を固定的に伝達する多値信号最大値入力ラインと、
上記多値信号入力ラインと多値信号最大値入力ラインか
らの多値論理信号とその最大値信号をそれぞれ入力端に
入力し、制御端には他の演算対象の２値信号を入力し
て、制御端に入力される２値信号が“０”である場合に
は、多値信号を選択して出力し、２値信号が“１”であ
る場合には、多値信号の最大値信号を選択して出力する
スイッチ３を具備する。
値論理和演算器は、多値論理値信号源から提供される演
算対象の多値論理信号（Ｒ）を伝達する多値信号入力ラ
インと、上記多値信号の最大値信号（Ｍａｘ ｏｆ
Ｒ）を固定的に伝達する多値信号最大値入力ラインと、
上記多値信号入力ラインと多値信号最大値入力ラインか
らの多値論理信号とその最大値信号をそれぞれ入力端に
入力し、制御端には他の演算対象の２値信号を入力し
て、制御端に入力される２値信号が“０”である場合に
は、多値信号を選択して出力し、２値信号が“１”であ
る場合には、多値信号の最大値信号を選択して出力する
スイッチ３を具備する。
【００４０】ここで、上記スイッチは制御端を具備する
電子制御スイッチや２：１マルチプレクサー等で具現可
能である。
電子制御スイッチや２：１マルチプレクサー等で具現可
能である。
【００４１】このような２値論理と多値論理との論理和
演算は、既存の２値論理同士の論理和演算を含む。すな
わち、前記の多値論理入力値が有しうる値が“０”また
は“１”の論理値だけである場合は、図１の２値論理和
演算の真理値表と同じ結果を有するようになる。
演算は、既存の２値論理同士の論理和演算を含む。すな
わち、前記の多値論理入力値が有しうる値が“０”また
は“１”の論理値だけである場合は、図１の２値論理和
演算の真理値表と同じ結果を有するようになる。
【００４２】上記の本発明に係る２値−多値論理和演算
器を使用すると、２値−多値論理和演算を行うにあっ
て、図７の通り、複雑な回路構成が不要になる。これを
具体的に考察してみれば次の通りである。
器を使用すると、２値−多値論理和演算を行うにあっ
て、図７の通り、複雑な回路構成が不要になる。これを
具体的に考察してみれば次の通りである。
【００４３】先ず、図７に示す回路の論理回路出力に係
る論理式を考察してみれば、その出力をＳとするとき、
る論理式を考察してみれば、その出力をＳとするとき、
【００４４】
【数１】
【００４５】上記の（式１）においてＳi は多値論理値
を形成する２値論理値、Ｐは論理和演算対象の２値論理
値を示し、上記のような論理式の演算のためには、図７
の通り、算術加算器が１個、２値論理和演算器がＫ個必
要である。（式１）の計算をするにあって、図１１の２
値−多値論理和演算器を使用すると、図１２のような構
成になるが、図１２は本発明に係る２値−多値論理和演
算機の構成例示図であって、図示の通り、多数個（Ｋ）
の２値論理値を入力して算術加算するため、多値論理値
を出力する算術加算器４と、上記算術加算器４の出力で
ある多値論理値（Ｒ）を一つの入力端に入力し、上記多
値論理値の最大値（Ｍａｘ ｏｆ Ｒ）を他の入力端に
入力し、２値論理値を制御端に入力するスイッチ３を具
備した構成を有する。このとき、多値論理値の最大値
は、回路設計時に既に与えられるので、与えられた固定
値として入力される、図６の出力Ｓ′は、次の式で表示
することができる。
を形成する２値論理値、Ｐは論理和演算対象の２値論理
値を示し、上記のような論理式の演算のためには、図７
の通り、算術加算器が１個、２値論理和演算器がＫ個必
要である。（式１）の計算をするにあって、図１１の２
値−多値論理和演算器を使用すると、図１２のような構
成になるが、図１２は本発明に係る２値−多値論理和演
算機の構成例示図であって、図示の通り、多数個（Ｋ）
の２値論理値を入力して算術加算するため、多値論理値
を出力する算術加算器４と、上記算術加算器４の出力で
ある多値論理値（Ｒ）を一つの入力端に入力し、上記多
値論理値の最大値（Ｍａｘ ｏｆ Ｒ）を他の入力端に
入力し、２値論理値を制御端に入力するスイッチ３を具
備した構成を有する。このとき、多値論理値の最大値
は、回路設計時に既に与えられるので、与えられた固定
値として入力される、図６の出力Ｓ′は、次の式で表示
することができる。
【００４６】
【数２】
【００４７】ここで、＜＋＞は２値−多値論理和演算記
号である。
号である。
【００４８】図１２に示す本発明の構成例に係る２値−
多値論理和演算器が図７の従来技術による回路構成と出
力結果が同一であれば、図１２に示す簡単な構成で２値
−多値演算をすることができることが立証される。
多値論理和演算器が図７の従来技術による回路構成と出
力結果が同一であれば、図１２に示す簡単な構成で２値
−多値演算をすることができることが立証される。
【００４９】上記の事実に対する証明は、算術加算と２
値論理和が線型演算器（Ｌｉｎｅａｒ Ｏｐｅｒａｔｏ
ｒ）であり、これら演算器の交換および配分法則が成立
するから可能である。
値論理和が線型演算器（Ｌｉｎｅａｒ Ｏｐｅｒａｔｏ
ｒ）であり、これら演算器の交換および配分法則が成立
するから可能である。
【００５０】上記の両式が同じであることを示すため
に、Ｋ＝３でありＳi ＝（１００１１０１０１）、Ｓ2
＝（０１１００１０１０）、Ｓ3 ＝（１１０１０１１０
０）、Ｐ＝（０１０１１００１０）である場合のＳと
Ｓ′を比較してみよう。先ず、（式１）による計算値Ｓ
は次の通りである。
に、Ｋ＝３でありＳi ＝（１００１１０１０１）、Ｓ2
＝（０１１００１０１０）、Ｓ3 ＝（１１０１０１１０
０）、Ｐ＝（０１０１１００１０）である場合のＳと
Ｓ′を比較してみよう。先ず、（式１）による計算値Ｓ
は次の通りである。
【００５１】
【数３】 S=(100110101)=+=(010110010)+(011001010)=+=(010110010) +(110101100)=+=(010110010) =(110110111)+(011111010)+(110111110) =(2313332231) （式３） また、（式２）の計算値Ｓ′は次の通りである。
【００５２】
【数４】 S′=[(100110101)+(011001010)+(110101100)]<+>(010110010) =(221212211)<+>(010110010) =(231332231) （式４） 上記の両式（３）と（４）から二つの計算結果は同じ値
を有することが分る。これにより図１２に示す本発明を
利用した回路構成は、図７に示す従来の構成と同一の演
算を行うことが分る。
を有することが分る。これにより図１２に示す本発明を
利用した回路構成は、図７に示す従来の構成と同一の演
算を行うことが分る。
【００５３】図１２の構成においては、既存の２値論理
和演算器と算術加算器で構成された回路の場合を例示し
たが、２値論理和演算器と算術積算器で構成される論理
回路にも同様に適用可能である。
和演算器と算術加算器で構成された回路の場合を例示し
たが、２値論理和演算器と算術積算器で構成される論理
回路にも同様に適用可能である。
【００５４】図１３は本発明に係る２値論理値と多値論
理値を入力とする本発明に係る論理積演算の真理値表で
あり、図１４は図１３の真理値表による演算を行う２値
−多値論理積演算器の構成図である。
理値を入力とする本発明に係る論理積演算の真理値表で
あり、図１４は図１３の真理値表による演算を行う２値
−多値論理積演算器の構成図である。
【００５５】図１３からみられるような真理値表による
２値−多値論理積演算は、２値論理信号が‘０’である
場合は多値論理信号の最小値を、２値論理信号が‘１’
である場合は多値論理信号を取って出力する。
２値−多値論理積演算は、２値論理信号が‘０’である
場合は多値論理信号の最小値を、２値論理信号が‘１’
である場合は多値論理信号を取って出力する。
【００５６】例えば、多値論理入力値が有しうる値の範
囲が“０”から“１０”までの数とし、現在入力される
多値論理入力値が“７”であるとすれば、２値論理入力
値が“０”である場合、出力は“０”になり、２値論理
入力値が“１”である場合は出力値が“７”になる。こ
のような論理演算は、図１４に示す本発明に係る２値−
多値論理積演算器の構成により実現可能である。
囲が“０”から“１０”までの数とし、現在入力される
多値論理入力値が“７”であるとすれば、２値論理入力
値が“０”である場合、出力は“０”になり、２値論理
入力値が“１”である場合は出力値が“７”になる。こ
のような論理演算は、図１４に示す本発明に係る２値−
多値論理積演算器の構成により実現可能である。
【００５７】図１４に示す通り本発明に係る２値−多値
論理積演算器は、多値論理値信号源から提供される演算
対象の多値論理信号（Ｒ）を伝達する多値信号入力ライ
ンと、上記多値信号の最小値信号（Ｍｉｎ ｏｆ Ｒ）
を固定的に伝達する多値信号最小値入力ラインと、上記
多値信号入力ラインと多値信号最小値入力ラインからの
多値論理信号とその最小値信号をそれぞれ入力端として
入力し、制御端には他の演算対象の２値信号を入力し
て、制御端に入力される２値信号が‘０’である場合に
は多値信号の最小値を選択して出力し、２値信号が
‘１’である場合には多値信号を選択して出力するスイ
ッチ１３を具備して構成される。
論理積演算器は、多値論理値信号源から提供される演算
対象の多値論理信号（Ｒ）を伝達する多値信号入力ライ
ンと、上記多値信号の最小値信号（Ｍｉｎ ｏｆ Ｒ）
を固定的に伝達する多値信号最小値入力ラインと、上記
多値信号入力ラインと多値信号最小値入力ラインからの
多値論理信号とその最小値信号をそれぞれ入力端として
入力し、制御端には他の演算対象の２値信号を入力し
て、制御端に入力される２値信号が‘０’である場合に
は多値信号の最小値を選択して出力し、２値信号が
‘１’である場合には多値信号を選択して出力するスイ
ッチ１３を具備して構成される。
【００５８】ここで、上記スイッチ１３は制御端を具備
する電子制御スイッチや２：１マルチプレクサー等で構
成可能である。
する電子制御スイッチや２：１マルチプレクサー等で構
成可能である。
【００５９】そして、このような２値論理と多値論理と
の論理積演算は、既存の２値論理同士の論理積演算を含
む。すなわち、前記の多値論理入力値が有しうる値が
‘０’または‘１’の論理値だけを有する場合は、図３
の２値論理演算の真理値表と同じ結果を有するようにな
る。
の論理積演算は、既存の２値論理同士の論理積演算を含
む。すなわち、前記の多値論理入力値が有しうる値が
‘０’または‘１’の論理値だけを有する場合は、図３
の２値論理演算の真理値表と同じ結果を有するようにな
る。
【００６０】上記の本発明に係る２値−多値論理積演算
器を使用すると、２値−多値論理積演算を行うにあっ
て、図８の通り、複雑な回路構成が不要になるが、これ
を具体的に考察してみれば次の通りである。
器を使用すると、２値−多値論理積演算を行うにあっ
て、図８の通り、複雑な回路構成が不要になるが、これ
を具体的に考察してみれば次の通りである。
【００６１】先ず、図８に示す回路の論理回路出力に係
る論理式を考察してみれば、その出力をＳとするとき、
る論理式を考察してみれば、その出力をＳとするとき、
【００６２】
【数５】
【００６３】上記の（式５）においてＳi は多値論理値
を形成する２値論理値、Ｐは論理積演算対象の２値論理
値を示し、上記のような論理式の演算のためには、図８
の通り、算術加算器が１個、２値論理積演算器がＫ個必
要である。（式５）の計算をするにあって、図１４の２
値−多値論理積演算器を使用すると、図１５のような構
成になるが、図１５は本発明に係る２値−多値論理積演
算回路の構成例示図であって、図示の通り、多数個
（Ｋ）の２値論理値を入力して算術加算するため、多値
論理値を出力する算術加算器１４と、上記算術加算器１
４の出力である多値論理値（Ｒ）を一つの入力端に入力
し、上記多値論理値の最小値（Ｍｉｎ ｏｆＲ）を他の
入力端に入力し、２値論理値を制御端に入力するスイッ
チ１３を具備した構成を有する。このとき、多値論理値
の最小値は回路設計時に既に与えられるので、与えられ
た固定値として入力される。
を形成する２値論理値、Ｐは論理積演算対象の２値論理
値を示し、上記のような論理式の演算のためには、図８
の通り、算術加算器が１個、２値論理積演算器がＫ個必
要である。（式５）の計算をするにあって、図１４の２
値−多値論理積演算器を使用すると、図１５のような構
成になるが、図１５は本発明に係る２値−多値論理積演
算回路の構成例示図であって、図示の通り、多数個
（Ｋ）の２値論理値を入力して算術加算するため、多値
論理値を出力する算術加算器１４と、上記算術加算器１
４の出力である多値論理値（Ｒ）を一つの入力端に入力
し、上記多値論理値の最小値（Ｍｉｎ ｏｆＲ）を他の
入力端に入力し、２値論理値を制御端に入力するスイッ
チ１３を具備した構成を有する。このとき、多値論理値
の最小値は回路設計時に既に与えられるので、与えられ
た固定値として入力される。
【００６４】図１５の出力Ｓ′は次の式で表示すること
ができる。
ができる。
【００６５】
【数６】
【００６６】ここで、＜・＞は２値−多値論理積演算記
号である。
号である。
【００６７】図１５に示す本発明の構成例に係る２値−
多値論理積演算装置が図８の従来技術による回路構成と
出力結果が同一であれば、図１５に示す簡単な構成で２
値−多値演算をすることができるのが立証されるのであ
る。
多値論理積演算装置が図８の従来技術による回路構成と
出力結果が同一であれば、図１５に示す簡単な構成で２
値−多値演算をすることができるのが立証されるのであ
る。
【００６８】上記の事実に対する証明は、算術加算と２
値論理積が線型演算器（Ｌｉｎｅａｒ Ｏｐｅｒａｔｏ
ｒ）であり、これら演算器の交換および配分法則が成立
するから可能である。
値論理積が線型演算器（Ｌｉｎｅａｒ Ｏｐｅｒａｔｏ
ｒ）であり、これら演算器の交換および配分法則が成立
するから可能である。
【００６９】上記の両式が同じであることを示すため
に、Ｋ＝３であり、Ｓi ＝（１００１１０１０１）、Ｓ
2 ＝（０１１００１０１０）、Ｓ3 ＝（１１０１０１１
００）、Ｐ＝（０１０１１００１０）である場合のＳと
Ｓ′を比較してみよう。先ず、（式５）による計算値Ｓ
は次の通りである。
に、Ｋ＝３であり、Ｓi ＝（１００１１０１０１）、Ｓ
2 ＝（０１１００１０１０）、Ｓ3 ＝（１１０１０１１
００）、Ｐ＝（０１０１１００１０）である場合のＳと
Ｓ′を比較してみよう。先ず、（式５）による計算値Ｓ
は次の通りである。
【００７０】
【数７】 S=(100110101)・(010110010)+(011001010)・(010110010) +(110101100)・(0101110010)=(000110010)+(010000010)+(0100100000) =(020210010) （式７） また、（式６）の計算値Ｓ′は次の通りである。
【００７１】
【数８】 S′=[(100110101)+(011001010)+(110101100)]<・>(010110010) =(221212211)<・>(010110010) =(020210010) （式８） 上記の両（式７）と（式８）から二つの計算結果は同じ
値を有することが分る。これにより図１５に示す本発明
を利用した回路構成は、図８に示す従来の構成と同一の
演算を行うことを分る。
値を有することが分る。これにより図１５に示す本発明
を利用した回路構成は、図８に示す従来の構成と同一の
演算を行うことを分る。
【００７２】同様に、図１５の構成においても、既存の
２値論理積と算術加算器で構成された回路の場合を例示
したが、２値論理積と算術積算器で構成される論理回路
にも適用可能である。
２値論理積と算術加算器で構成された回路の場合を例示
したが、２値論理積と算術積算器で構成される論理回路
にも適用可能である。
【００７３】図１６は本発明に係る２値論理値と多値論
理値を入力とする本発明に係る排他的論理和演算の真理
値表であり、図１７は図１６の真理値表による演算を行
う２値−多値排他的論理和演算器を示す。
理値を入力とする本発明に係る排他的論理和演算の真理
値表であり、図１７は図１６の真理値表による演算を行
う２値−多値排他的論理和演算器を示す。
【００７４】図１６に示す真理値表による２値−多値排
他的論理和演算は、２値論理入力信号が‘０’である場
合は多値論理信号（Ｒ）を、２値論理入力信号が‘１’
である場合には多値論理信号の補数（Ｃｏｍｐｌｅｍｅ
ｎｔ）値信号を取って出力する。ここで、多値論理値の
補数とは、
他的論理和演算は、２値論理入力信号が‘０’である場
合は多値論理信号（Ｒ）を、２値論理入力信号が‘１’
である場合には多値論理信号の補数（Ｃｏｍｐｌｅｍｅ
ｎｔ）値信号を取って出力する。ここで、多値論理値の
補数とは、
【００７５】
【外３】
【００７６】例えば、多値論理入力値が有しうる値の範
囲が“０”から“１０”までの数とし、現在入力されて
いる多値論理入力値が“７”であるとすれば、２値論理
入力値が“０”である場合、出力は“７”になり、２値
論理入力値が“１”である場合は出力値が“１０”−
“７”＝“３”になる。このような論理演算は図１７に
示す本発明に係る２値−多値排他的論理和演算器の構成
により実現可能である。
囲が“０”から“１０”までの数とし、現在入力されて
いる多値論理入力値が“７”であるとすれば、２値論理
入力値が“０”である場合、出力は“７”になり、２値
論理入力値が“１”である場合は出力値が“１０”−
“７”＝“３”になる。このような論理演算は図１７に
示す本発明に係る２値−多値排他的論理和演算器の構成
により実現可能である。
【００７７】図１７からみられる通り、本発明に係る２
値−多値排他的論理和演算器は、多値論理値信号源から
提供される演算対象の多値論理信号（Ｒ）を伝達する多
値信号入力ラインと、上記多値信号の最大値信号（Ｍａ
ｘ ｏｆ Ｒ）を固定的に伝達する多値信号最大値入力
ラインと、上記多値信号入力ラインと、多値信号最大値
入力ラインからの多値論理信号とその最大値信号をそれ
ぞれ入力して、多値論理信号の最大値から入力される多
値論理値を減算して上記多値論理信号の補数信号を出力
する減算器２３と、上記多値信号入力ラインからの多値
論理信号と上記減算器２３の出力信号である多値論理信
号の補数信号を入力し、制御端に連結対象の２値論理信
号を入力して制御端に入力される２値信号が“０”であ
る場合には多値論理信号を選択して出力し、２値信号が
“１”である場合には上記減算器２３の出力である多値
論理信号の補数信号を選択して出力するスイッチ２４を
具備して構成される。
値−多値排他的論理和演算器は、多値論理値信号源から
提供される演算対象の多値論理信号（Ｒ）を伝達する多
値信号入力ラインと、上記多値信号の最大値信号（Ｍａ
ｘ ｏｆ Ｒ）を固定的に伝達する多値信号最大値入力
ラインと、上記多値信号入力ラインと、多値信号最大値
入力ラインからの多値論理信号とその最大値信号をそれ
ぞれ入力して、多値論理信号の最大値から入力される多
値論理値を減算して上記多値論理信号の補数信号を出力
する減算器２３と、上記多値信号入力ラインからの多値
論理信号と上記減算器２３の出力信号である多値論理信
号の補数信号を入力し、制御端に連結対象の２値論理信
号を入力して制御端に入力される２値信号が“０”であ
る場合には多値論理信号を選択して出力し、２値信号が
“１”である場合には上記減算器２３の出力である多値
論理信号の補数信号を選択して出力するスイッチ２４を
具備して構成される。
【００７８】ここで、上記スイッチは制御端を具備する
電子制御スイッチや２：１マルチプレクサー等で具現可
能である。
電子制御スイッチや２：１マルチプレクサー等で具現可
能である。
【００７９】そして、このような２値論理と多値論理と
の排他的論理和演算は既存の２値論理同士の排他的論理
和演算を含む。すなわち、前記の多値論理入力値が有し
うる値が“０”または“１”の論理値だけを有する場合
は図１５の２値論理演算の真理値表と同じ結果を有する
ようになる。
の排他的論理和演算は既存の２値論理同士の排他的論理
和演算を含む。すなわち、前記の多値論理入力値が有し
うる値が“０”または“１”の論理値だけを有する場合
は図１５の２値論理演算の真理値表と同じ結果を有する
ようになる。
【００８０】上記の本発明に係る２値−多値排他的論理
和演算器を使用すると、２値−多値排他的論理和演算を
行うにあって、図９の通り、複雑な回路構成が不要にな
る。これを具体的に考察してみれば次の通りである。
和演算器を使用すると、２値−多値排他的論理和演算を
行うにあって、図９の通り、複雑な回路構成が不要にな
る。これを具体的に考察してみれば次の通りである。
【００８１】先ず、図９に示す回路の論理回路出力に係
る論理式を考察してみれば、その出力をＳとするとき、
る論理式を考察してみれば、その出力をＳとするとき、
【００８２】
【数９】
【００８３】上記の（式９）においてＳｉは多値論理値
を形成する２値論理値、Ｐは排他的論理和演算対象の２
値論理値を示し、上記のような論理式の演算のために
は、図９の通り、算術加算器２２が１個、２値排他的論
理和演算器２１がＫ個必要である。（式９）の計算をす
るにあって、図１７の２値−多値排他的論理和演算器を
使用すると、図１８のような構成を有するが、図１８は
本発明に係る２値−多値排他的論理和演算装置の構成例
示図であって、図面に示す通り、多数個（Ｋ）の２値論
理値を入力して算術加算するので、多値論理値を出力す
る算術加算器２５と、上記算術加算器の出力である多値
論理値（Ｒ）を一つの入力端に入力し、上記の多値論理
値の最大値（Ｍａｘ ｏｆ Ｒ）を他の入力端に入力
し、２値論理値を制御端に入力する２値多値排他的論理
和演算器２６を具備した構成を有する。このとき、多値
論理値の最大値は回路設計時に既に与えられるので、与
えられた固定値として入力され、上記２値−多値排他的
論理和演算器２６の内部構成は図１７に示す通りであ
る。
を形成する２値論理値、Ｐは排他的論理和演算対象の２
値論理値を示し、上記のような論理式の演算のために
は、図９の通り、算術加算器２２が１個、２値排他的論
理和演算器２１がＫ個必要である。（式９）の計算をす
るにあって、図１７の２値−多値排他的論理和演算器を
使用すると、図１８のような構成を有するが、図１８は
本発明に係る２値−多値排他的論理和演算装置の構成例
示図であって、図面に示す通り、多数個（Ｋ）の２値論
理値を入力して算術加算するので、多値論理値を出力す
る算術加算器２５と、上記算術加算器の出力である多値
論理値（Ｒ）を一つの入力端に入力し、上記の多値論理
値の最大値（Ｍａｘ ｏｆ Ｒ）を他の入力端に入力
し、２値論理値を制御端に入力する２値多値排他的論理
和演算器２６を具備した構成を有する。このとき、多値
論理値の最大値は回路設計時に既に与えられるので、与
えられた固定値として入力され、上記２値−多値排他的
論理和演算器２６の内部構成は図１７に示す通りであ
る。
【００８４】図１８の出力Ｓ′は次の式で表示すること
ができる。
ができる。
【００８５】
【数１０】
【００８６】
【外４】
【００８７】図１８に示す本発明の構成例である２値−
多値排他的論理和演算器が図９の従来技術に係る回路構
成と出力結果が同一であると、図１８に示す簡単な構成
で２値−多値演算をすることができるのが立証させるの
である。
多値排他的論理和演算器が図９の従来技術に係る回路構
成と出力結果が同一であると、図１８に示す簡単な構成
で２値−多値演算をすることができるのが立証させるの
である。
【００８８】上記の事実に対する証明は、算術加算と２
値排他的論理和が線型演算器（Ｌｉｎｅａｒ Ｏｐｅｒ
ａｔｏｒ）であるため、これら演算器の交換および配分
法則が成立するので可能である。
値排他的論理和が線型演算器（Ｌｉｎｅａｒ Ｏｐｅｒ
ａｔｏｒ）であるため、これら演算器の交換および配分
法則が成立するので可能である。
【００８９】上記の両式が同じであることを示すため
に、Ｋ＝３でありＳi ＝（１００１１０１０１）、Ｓ2
＝（０１１００１０１０）、Ｓ3 ＝（１１０１０１１０
０）、Ｐ＝（０１０１１００１０）である場合のＳと
Ｓ′を比較してみよう。先ず、（式９）による計算値Ｓ
は次の通りである。
に、Ｋ＝３でありＳi ＝（１００１１０１０１）、Ｓ2
＝（０１１００１０１０）、Ｓ3 ＝（１１０１０１１０
０）、Ｐ＝（０１０１１００１０）である場合のＳと
Ｓ′を比較してみよう。先ず、（式９）による計算値Ｓ
は次の通りである。
【００９０】
【数１１】
【００９１】また、（式１０）の計算値Ｓ′は次の通り
である。
である。
【００９２】
【数１２】
【００９３】上記の両（式１１）と（式１２）から二つ
の計算結果は同じ値を有することを分る。これにより図
１８に示す本発明に係る構成は、図９に示す従来の構成
と同一の演算を行うことが分る。
の計算結果は同じ値を有することを分る。これにより図
１８に示す本発明に係る構成は、図９に示す従来の構成
と同一の演算を行うことが分る。
【００９４】図１８の構成においては、既存の論理値排
他的論理和と算術加算器で構成された回路の場合を例示
したが、値排他的論理和と算術積算器で構成される論理
回路にも同様に適用可能である。
他的論理和と算術加算器で構成された回路の場合を例示
したが、値排他的論理和と算術積算器で構成される論理
回路にも同様に適用可能である。
【００９５】
【発明の効果】従って、上記のような本発明は、従来の
技術と比較してみるとき、多くの２値演算器を節約する
ことができるので、２値−多値論理演算遂行機能を実現
した時に経済的であり、簡単な回路構成を可能ならしめ
る効果がある。
技術と比較してみるとき、多くの２値演算器を節約する
ことができるので、２値−多値論理演算遂行機能を実現
した時に経済的であり、簡単な回路構成を可能ならしめ
る効果がある。
【００９６】
【図１】２値論理和演算器の真理値表示図である。
【図２】２値論理和演算器の入出力連結構成図である。
【図３】２値論理積演算器の真理値表示図である。
【図４】２値論理積演算器の入出力連結構成図である。
【図５】２値排他的論理和演算器の真理値表示図であ
る。
る。
【図６】２値排他的論理和演算器の入出力連結構成図で
ある。
ある。
【図７】２値−多値信号の論理和演算処理のための従来
技術の構成図である。
技術の構成図である。
【図８】２値−多値信号の論理積演算処理のための従来
技術の構成図である。
技術の構成図である。
【図９】２値−多値信号の排他的論理和演算処理のため
の従来技術の構成図である。
の従来技術の構成図である。
【図１０】２値−多値論理和演算による真理値表示図で
ある。
ある。
【図１１】本発明に係る２値−多値論理和演算器の構成
図である。
図である。
【図１２】２値−多値論理和演算器の構成例示図であ
る。
る。
【図１３】２値−多値論理積演算による真理値表示図で
ある。
ある。
【図１４】本発明に係る２値−多値論理積演算器の構成
図である。
図である。
【図１５】２値−多値論理積演算器の構成例示図であ
る。
る。
【図１６】２値−多値排他的論理和演算による真理値表
示図である。
示図である。
【図１７】本発明に係る２値−多値排他的論理和演算器
の構成図である。
の構成図である。
【図１８】２値−多値排他的論理和演算器の構成例示図
である。
である。
１ ２値論理和演算器 ２，４ 算術加算器 ３，１３，２４ スイッチ １１ ２値論理積演算器 １２，１４ 算術加算器 ２１ ２値排他的論理和演算器 ２２，２５ 算術加算器 ２３ 減算器 ２６ ２値−多値排他的論理和演算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キム ソン ヨン 大韓民国 デージョン スウォク ガジョ ンドン 161 エレクロトニクス アンド テレコミュニケーションズ リサーチ インスティテュート内 (72)発明者 リ ゾム ド 大韓民国 デージョン スウォク ガジョ ンドン 161 エレクロトニクス アンド テレコミュニケーションズ リサーチ インスティテュート内
Claims (12)
- 【請求項１】 多値論理値信号源から提供される演算対
象の多値論理信号（Ｒ）を伝達する多値信号入力ライン
と、 上記多値信号の最大値信号（Ｍａｘ ｏｆ Ｒ）を固定
的に伝達する多値信号最大値入力ラインと、 上記多値信号入力ラインと多値信号最大値入力ラインか
らの多値論理信号とその最大値信号をそれぞれ入力端に
入力し、制御端には他の演算対象の２値信号を入力し
て、制御端に入力される２値信号値に従って多値入力信
号または多値信号の最大値信号のうちいずれ一つを選択
して出力する選択手段と、 を備えたことを特徴とする２値−多値論理和演算器。 - 【請求項２】 請求項１において、上記選択手段は、制
御端を具備する電子制御スイッチを有することを特徴と
する２値−多値論理和演算器。 - 【請求項３】 請求項１において、上記選択手段は、
２：１マルチプレクサーを具備することを特徴とする２
値−多値論理和演算器。 - 【請求項４】 論理演算対象値として２値論理値と多値
論理値を入力し、上記多値論理値の最大値を入力する第
１段階と、 上記２値論理値が‘０’であると入力する多値論理値を
取り、上記２値論理値が‘１’であると多値論理値の最
大値を取って演算出力値として出力する第２段階と、 を備えたことを特徴とする２値−多値論理和演算方法。 - 【請求項５】 多値論理値信号源から提供される演算対
象の多値論理信号（Ｒ）を伝達する多値信号入力ライン
と、 上記多値信号の最小値信号（Ｍｉｎ ｏｆ Ｒ）を固定
的に伝達する多値信号最小値入力ラインと、 上記多値信号入力ラインと多値信号最小値入力ラインか
らの多値論理信号とその最小値信号をそれぞれ入力端に
入力し、制御端には他の演算対象の２値信号を入力受し
て、制御端に入力される２値信号値に従って多値論理信
号の最小値信号や多値信号のうちいずれ一つを選択して
出力する選択手段と、 を備えたことを特徴とする２値−多値論理積演算器。 - 【請求項６】 請求項５において、上記選択手段は制御
端を具備する電子制御スイッチを有することを特徴とす
る２値−多値論理積演算器。 - 【請求項７】 請求項５において、上記選択手段は２：
１マルチプレクサーを有することを特徴とする２値−多
値論理積演算器。 - 【請求項８】 論理演算対象値として２値論理値と多値
論理値を入力し、上記多値論理値の最小値を入力する第
１段階と、 上記２値論理値が‘０’であると入力される多値論理値
の論理値の最小値を取り、上記２値論理値が‘１’であ
ると多値論理値を取って演算出力値として出力する第２
段階と、 を備えたことを特徴とする２値−多値論理積演算方法。 - 【請求項９】 多値論理値信号源から提供される演算対
象の多値論理信号（Ｒ）を伝達する多値信号入力ライン
と、 上記多値信号の最大値信号（Ｍａｘ ｏｆ Ｒ）を固定
的に伝達する多値信号最大値入力ラインと、 上記多値信号入力ラインと多値信号最大値入力ラインか
らの多値論理信号とその最大値信号をそれぞれ入力して
多値論理信号の最大値から入力される多値論理値を減算
して 【外１】 上記多値信号入力ラインからの多値論理信号と上記減算
手段の出力信号である多値論理信号の補数信号を入力
し、制御端に演算対象の２値論理信号を入力して、制御
端に入力される２値信号値に従って多値論理信号や多値
論理信号の補数信号のうちいずれ一つを選択して出力す
る選択手段と、 を備えたことを特徴とする２値−多値排他的論理和演算
器。 - 【請求項１０】 請求項９において、上記選択手段は制
御端を具備する電子制御スイッチを有することを特徴と
する２値−多値排他的論理和演算器。 - 【請求項１１】 請求項９において、上記選択手段は
２：１マルチフリキサーを具備することを特徴とする２
値−多値排他的論理和演算器。 - 【請求項１２】 論理演算対象値として２値論理値と多
値論理値を入力し、上記多値論理値の最大値を入力する
第１段階と、 上記多値論理値の最大値から入力される多値論理値を減
算して多値論理値の補数値を求める第２段階と、 上記２値論理値が‘０’であれば入力される多値論理値
を取り、上記２値論理値が‘１’であれば多値論理値の
補数値を取って演算出力値として出力する第３段階と、 を備えたことを特徴とする２値−多値排他的論理和演算
方法。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930025910A KR950010822B1 (ko) | 1993-11-30 | 1993-11-30 | 다치논리와 2치논리의 배타적 논리합 연산기 및 연산방법 |
| KR1993-25909 | 1993-11-30 | ||
| KR1019930025911A KR950010823B1 (ko) | 1993-11-30 | 1993-11-30 | 다치논리와 2치논리의 논리곱 연산기 및 연산방법 |
| KR1019930025909A KR950010821B1 (ko) | 1993-11-30 | 1993-11-30 | 다치논리와2치논리의논리합연산기및연산방법 |
| KR1993-25910 | 1993-11-30 | ||
| KR1993-25911 | 1993-11-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202681A true JPH07202681A (ja) | 1995-08-04 |
Family
ID=27349026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6282270A Pending JPH07202681A (ja) | 1993-11-30 | 1994-11-16 | 論理演算器および演算方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5471156A (ja) |
| JP (1) | JPH07202681A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396329B1 (en) | 1999-10-19 | 2002-05-28 | Rambus, Inc | Method and apparatus for receiving high speed signals with low latency |
| US7124221B1 (en) | 1999-10-19 | 2006-10-17 | Rambus Inc. | Low latency multi-level communication interface |
| US7269212B1 (en) | 2000-09-05 | 2007-09-11 | Rambus Inc. | Low-latency equalization in multi-level, multi-line communication systems |
| US7161513B2 (en) | 1999-10-19 | 2007-01-09 | Rambus Inc. | Apparatus and method for improving resolution of a current mode driver |
| US7292629B2 (en) * | 2002-07-12 | 2007-11-06 | Rambus Inc. | Selectable-tap equalizer |
| US8861667B1 (en) | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
| US7362800B1 (en) | 2002-07-12 | 2008-04-22 | Rambus Inc. | Auto-configured equalizer |
| US10365833B2 (en) * | 2016-01-22 | 2019-07-30 | Micron Technology, Inc. | Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures |
| US10283187B2 (en) | 2017-07-19 | 2019-05-07 | Micron Technology, Inc. | Apparatuses and methods for providing additional drive to multilevel signals representing data |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3628000A (en) * | 1968-04-18 | 1971-12-14 | Ibm | Data handling devices for radix {37 n{30 2{38 {0 operation |
| JPS5196275A (ja) * | 1975-02-20 | 1976-08-24 | ||
| US4408135A (en) * | 1979-12-26 | 1983-10-04 | Tokyo Shibaura Denki Kabushiki Kaisha | Multi-level signal generating circuit |
| US4631428A (en) * | 1984-10-26 | 1986-12-23 | International Business Machines Corporation | Communication interface connecting binary logic unit through a trinary logic transmission channel |
-
1994
- 1994-11-16 JP JP6282270A patent/JPH07202681A/ja active Pending
- 1994-11-30 US US08/352,057 patent/US5471156A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5471156A (en) | 1995-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990611 |