JPH01207823A - 浮動小数点数一固定小数点数変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 ディジタル信号を浮動小数点数処理から固定小数点数処
理にフォーマット変換する装置に関し、Ｉ　ＥＥＥ標準
浮動小数点数を、丸め処理及びオーバーフロー処理を行
って固定小数点数に変換することにより変換の演算精度
を上げることを目的とし、 １サイクル目にＩ　ＥＥＥ標準浮動小数点数の２の補数
化信号を生成してアキュムレータに格納し、２サイクル
目に該アキュムレータの３亥データをシフト計算部で求
めたシフト数及び方向だけバレルシフタ回路でシフトし
、このシフトの際にオーバーフローが生した時はクリッ
プ部でクリンプしてアキュムレータに再度格納し、３サ
イクル目では、２サイクル目でバレルシフタ回路がキャ
リイ検出していた場合には２サイクル目のアキュムレー
タのデータにそのキャリイビットが付加されて最終的な
固定小数点数としてアキュムレータに格納されるように
構成したもの。

〔産業上の利用分野〕

本発明は浮動小数点数−固定小数点数変換装置に関する
ものであり、特にディジクル信号を浮動小数点数処理か
ら固定小数点数処理にフォーマツＩ・変換する装置に関
するものである。

浮動小数点数の処理は、ディジタル信号処理の精度が高
くまたダイナミックＩ／ンジも広い等の点から固定小数
点数処理よりも好ましいが、回路制御等においては固定
小数点数を用いて処理されることが多いため、浮動小数
点数から固定小数点数にフォーマット変換することか必
要である。

（従来の技術］ Ｉ　ＥＥＥ標準３２ビット浮動小数点数は、第１０図に
示す表現形式を有し、指数部ｅは真値に１２７を加えた
所謂「ケタばき」表現を採用し、仮数部ｆは１から２の
間の数を表現する符号絶対値表現を採用している。また
、この絶対値表現部ｆでは最上位ビット（正規化数の場
合常に１）を省略した所謂「かくれ」ピント表現を採用
している。

また、ＭＳＢの符号ビットをＳで表ずと、浮動小数点数
データＸは、 χ−（−１）”　＋２′１−１′’ｌ　（１，ｆ　）で
表される。

この場合、従来の浮動小数点数−固定小数点数変換では
、固定小数点の小数点位置が、データの最下位ビットに
あり、実質的に整数変換を意味するように変換されてい
た。

〔発明が解決しようとする課Ｂ］ 従来の浮動小数点数−固定小数点数変換は、ＩＥＥＥ標
準３２ピントの浮動小数点数を扱ったものではなく、然
もその変換の際のビットの桁落ちは無視、即ち切り捨て
られていて丸め処理が行われていなかった。更に、オー
バーフロー処理も同様に行われておらず、演算精度の低
下を招く虞があった。

従って、本発明は、Ｉ　ＥＥＥ標準浮動小数点数を、丸
め処理及びオーバーフロー処理を行って固定小数点数に
変換し、その演算精度を上げることを目的とする。

〔課題を解決するための手段〕

第１図は、上記の目的を達成するための本発明に係る浮
動小数点数−固定小数点数変換装置の概念図を示し、図
中、■はアキュムレータフに格納されたＩＥＥＥＥＥＥ
標準浮動小数点数の符号ビットに合わせてツメ−マット
変換する変換部、２は変換部１の出力と該符号を示すピ
ントにより２の補数化信号を発生ずる加算器、３は該浮
動小数点数の指数部からシフト数及びシフト方向を発生
ずるシフト計算部、４は該シフト数及びシフト方向によ
り該浮動小数点数をシフトするバレルシフタ回路、５は
加算器２の出力又はバレルシフタ回路４の出力を選択す
る選択器、６はバレルシフタ回路４がオーバーフローし
た時のみ選択器５の出力をクリップしてアキュムレータ
７に与えるクリンプ部、そして８ば１サイクル目に該浮
動小数点数の符号ビットに応して変換部１に制御信号を
与え、２サイクル目にシフト計算部３のランチされた値
を出力させ、１サイクル目及び３サイクル目に加算器２
の出力を、２サイクル目にバレルシフタ回路４の出力を
それぞれ選択するように選択器５を制御し、バレルシフ
タ回路４がキャリイ検出した時、３サイクル目に該キャ
リイ信号に基づいて加算器２に丸め信号を与える演算制
御部である。

〔作　　　用〕

第１図に示した本発明に係る浮動小数点数−固定小数点
数変換装置を第２図乃至第４図に示したビット状態図を
参照して以下に説明する。

まず、第２図（１）又は第３図（１）に示すようなアキ
ュムレータフに格納されているＩＥＥＥ標準浮動小数点
数が変換部１に送られ、その指数部がシフト計算部３に
送られる。また、浮動小数点数の符号ヒフ１〜は演算制
御部８に送られる。演算制御部８では入力した符号ピン
トが“０゛（正の小数点数）であるか、”ｉ’（負の小
数点数）であるかを判定して制御信号を変換部１へ送る
。変換部ｌでｔコ、この制御信号により浮動小数点数を
第４図（ａ）又は（ｂ）に示すようにフォーマント変換
する。

この場合、符号ヒントが“１”′の時には第３図（２）
に示すように仮数部の反転も行われる。

このフッ−マット変換された浮動小数点数は加算器２に
おいて演算制御部８からの符号ビットの値を加算するこ
とによって第２図（２）及び第３図（３）に示すように
２の補数表現化されたビット値が得られ、選択器５に送
られる。選択器５ば１サイクル目は加算器２の出力が選
択されるように演算制御部８によって制御され、クリッ
プ部６を介してアキュムレータ７に格納される。

一方、」二記の１サイクル目では、シフト計算部３では
、アキュムレータ７の浮動小数点数の指数部からシフト
数とシフＩ・方向を求めてラッチしておく。

２サイクル目では、演算制御部８がシフＩ・計算部３に
ランチされていたシフト数及びシフト方向の値をバレル
シフタ回路４に出力させ、バレルシフタ回路４では、１
サイクル目でアキュムレータ７に格納されている第２図
（２）又は第３図（３）に示すビット値をそのまま入力
して指定されたシフト方向にそのシフト数だけシフトす
る。そのシフトされた値が第２図（３）又は第３図（４
）に示されている。

２サイクル目では、演算制御部８が選択器５を制御して
バレルシフタ回路４の出力を選択するので、このシフト
された値はクリンプ部６に送られる。

クリップ部６では、上記のシフト動作において、オーバ
ーフロー検出が為された時には、演算制御部８しコクリ
ンプ部６を制御して正又は負の最大値に選択器５の出力
をクリップしてアキュムレータ７に格納する。

そして、３−ナイクル目では、２サイクル目でバレルシ
フタ回路４がキャリイ検出した時の信号により加算器２
にキャリイ信号として与え、アキュムレータ７から出力
された２サイクル目のビット値は変換部１を通過して加
算器２でキャリイビットが加算され、選択器５及びクリ
ップ部６を介してアキュムレータ７に最終的な固定小数
点数として格納されることになる。

〔実　施　例］ 以下、本願発明に係る浮動小数点数−固定小数点数変換
装置の実施例を説明する。

第５図は、本発明に係る浮動小数点数−固定小数点数変
換装置の一実施例を示している。

この実施例では、変換部１は、アキュムレータＡＣＣか
らの３２ビット信号並びに演算制御部８からのセレクト
信号ｉＮＶ及びＭＡＳＫ信号を人力するセレクタＳＥＬ
　１〜５ＥＬ３で構成され、セレクタ５ＥＬＩと５ＥＬ
２の一方の端子にはそれぞれインバータ１１．１２が設
げられている。

シフト計算部３は、加算器ＥＡと、この加算器ＥＡの桁
」二げ信号ＥＣの反転信号を制御信号として加算器ＥＡ
の加算結果を反転及びインクリメントする反転部１ＮＶ
ＥＲＴ及びインクリメント部ｉＮＣと、このインクリメ
ント部ｉＮＣの出力をクリップするクリップ部ＣＬ　ｉ
　Ｐ　２と、信号ＥＣ（シフト方向を示す信号）及びク
リップ部ＣＬｉＰ２の出力（シフト数を示す信号）をそ
れぞれラッチ■及びランチ■でランチするラッチ部ＬＴ
と、で構成されている。また、バレルシフタ回路４はバ
レルシフタＢＳと、キャリイ検出回路ＣＡＤＥＴと、オ
ーバーフロー検出回路０ＶＤＥＴとで構成されている。

更に、クリップ部６ば、アンドゲートＧと、この出力に
よって制御されるクリップ部ＣＬ　ｉ　Ｐ　１とを含ん
でいる。

これらの回路に与えられる制御信号ｉＮＶ、ＭＡＳＫ、
、Ｃ４Ｎ、、ＬＡＥＮ、０ＰＳＥ、ＡＣＥＮは、演算命
令、アキュムレータＡＣＣの最上位ピント（以下、ビッ
トＡｃ３１という）、及びキャリイ検出回路ＣＡＤＥＴ
の出力を受けた演算制御部ＡＣＵから出力される信号で
ある。

尚、第５図の実施例中、第１回に示した加算器２、選択
器５、及びアキュムレータ７は以下それぞれ加算器ＡＤ
Ｄ、セレクタ○ＰＳＥＬ、アキュムレータＡＣＣとして
説明する。

以下、この実施例の動作を説明する。

まず、演算命令（浮動小数点から固定小数点への変換命
令）が、演算制御部ＡＣＵに入力されることにより、下
記の演算が開始される。

（１）土サイクル目 第２図（１）又は第３図（１）に示すような３２ピント
のレジスフで構成されるアキュムレータＡＣＣに格納さ
れている浮動小数点データが、８ビツト加算器ＥＡ及び
、２者沢−のセレクタＳＥＬ　］、２．３に入力される
。

セレクタＳＥＬ　１には、アキュムレータＡＣＣの下位
２３ビツト（仮数部）が入力され、演算制御部ＡＣＵか
らのセレクト信号ｉＮＶが“０”の場合、スルーで通過
し、“１′の場合には反転してセレクタＳ　Ｅ　Ｌ　１
より出力される。このセレクト信号ｉＮＶは、■サイク
ル目のとき、サインビットであるアキュムレータＡＣＣ
の最上位ビ・ント（ＭＳＢ）（以下、ビットＡＣ３１と
呼ぶ）が”　ｏ　”の場合、つまり正の小数点数の時は
、０”で、ピントＡＣ３１が“１”の場合、つまり負の
小数点数の時は“１″となるよう演算制御部ＡＣＵより
出力される。

また、セレクタＳ　Ｅ　Ｌ　２には、アキュムレータＡ
ＣＣの下位から２４ビツト目、（以下、ビットＡＣ２３
と呼ぶ）のいわゆる「かくれど・ノド」が入力されるが
、演算制御部ＡＣＵからのセレクト信号ＭＡＳＫが、１
サイクル目は“１”となるため、セレクト信号ｉＮＶの
反転信号が出力される。

即ち、セレクト信号ｉＮＶが“ピの時（負数時）は“０
”、セレクト信号ｉＮＶが“０″の時（正数時）は“１
°′が出力される（第２図（２）又は第３図（２）参照
）。

セレクタ５ＥＬ３には、アキュムレータＡＣＣの」ニイ
立から８ビ・ントが入力されるが、１サイクル目では、
セレクト信号ＭＡＳＫが“ｌ”となっているため、セレ
クト信号ｉＮＶをそのまま出力する。つまり、セレクト
信号ｉＮＶが“１”の時（負数時）は上位８ビツトオー
ル“１”を、“０”の時（正数時）はオール゛０”を出
力する（第２図（２）、第３図（２）参照）。

このようにしてフォーマット変換された３２ビットは、
３２ビン）・加算器ＡＤＤに入力される。

尚、加算器ＡＤＤの片側入力は、変換命令時は、“０”
となっている。

また、キャリイン信号Ｃ４Ｎは、■サイクル目、ビット
ＡＣ３１の値が１”の時（負数時）は“１”を、′０”
の時（正数時）は“０”をそれぞれ加算器ＡＤＤに与え
るように、演算制御部ＡＣ（Ｊより出力されて３２ビツ
トの加算器入力のＬＳＢに加算される。従って、１サイ
クル目データは、第２図（２）又は第３図（３）に示す
如く２の補数化される。

その後、２者択−セレクタＯＰ　Ｓ　Ｅ　Ｌでは、演算
制御部ＡＣＵからのセレクト信号０ＰＳＥが“０”とな
っており、力ｌ算器ＡＤＤの出力をセレクトする。また
クリップ部ＣＬｉＰ１は、信号０ＶＣＬが０”であるた
め、加算器ＡＤＤの値をそのまま出力する。

以上の動作により、２の補数化されたデータが、アキュ
ムレータＡＣＣに格納される。なお、信号ＡＣＥＮは演
算制御１１部ＡＣＩＪからの各サイクルのイネーブル信
号、信号ＣＬＫはクロンクである。

一方、加算器ＥＡには、アキュムレータＡＣＣのビット
ＡＣ３１を除く」二値ビットから８ビン［（指数部）が
入力されてシフト数を計算するため、８８　（ＩＩＥＸ
Ｉ　を加算する。これば、加算器を使って計算するため
、第２回及び第３図における浮動小数点位置から固定小
数点位置への８ピッ１−シフト変換に際しては指数が７
８　ｆｌｌｌＩＸｌ　の時、シフト数がパゼロパとなる
ことから−７８（ｌＩＥゎを２の補数化した値、つまり
８Ｓ□ＥＸ）を加算するためである。加算された値は、
２の補数表現となっているため、その後、データを絶対
値化する必要がある。そのため、加算器ＥＡにおける８
ビツト加算での桁上げ信号ＥＣの反転信号が符号ビット
となり、信号ＥＣが“０”の時は、反転して“１″とな
り負の数を示しており、反転器１ＮＶＥＲＴで加算器Ｅ
Ａの出力反転を行ない、インクリメント部ｉＮＣで、イ
ンクリメント（１加算）を行う。

又、信号ＥＣが“１”の場合は、正の数となっており、
反転器ｉ　ＮＶＥＲＴ、インクリメント部ｉＮＣは、そ
のまま出力される。こうして絶対値化される。

また、シフト数は３１ビツトまでであるのでシフト数信
号は、５ビツトで充分であり、それ以上の数は、シフト
数最大値にクリップしておく必要があるので、」二値３
ビットのどれか１ビ・ントでも１゛がある場合は、クリ
ップ部ＣＬｉＰ２で、最大値、ｌ　Ｆ　ｎ＋ｒｘ＋　に
する。その他の場合は、クリップせず、５ビツトがその
ままラッチ部Ｌ　Ｔにラッチされる。

また、シフト方向（右シフト、あるいは左シフ１へ）を
制御するため、桁上げ信号ＥＣの値をラッチ部ＬＴでラ
ッチし、信号ＥＣが“０゛の場合は反転して“１”とな
り負数を示すので右シフト、反対に“１”の場合は左シ
フトとする。即ち、第２図又は第３図の場合は（７ｏ＋
ｓ　８）　ｔＨＥゎ　−Ｆ８□ＥＸ）で桁−ヒげ信号Ｅ
Ｃは０”となる。

尚、Ｌ　Ａ　Ｅ　Ｎは、演算制御部ＡＣＵからの１サイ
クル目のラッチイネーブル信号である。

（２）２サイクル目 １サイクル目で得られた結果より、データをシフトする
。

まずアキュムレータＡＣＣに格納されている、２の補数
表現化された３２ビ、トデータをセレクタ５ＥＬＬ、２
．３に人力する。

この２サイクル目では、セレクト信号ｉＮＶ、ＭＡＳＫ
は演算制御部ＡＣＵにより０”′となっており、セレク
タＳＥＬ　１．２．３ともに、アキュムレータＡＣＣの
値をそのまま出力する。その後、そのデータを、バレル
シフタＢＳに人力し、ランチ部１−ＴのラッチＩにラッ
チされている５ビツトのデータにより、シフトを行う。

ラッチ■の出力データの最下位ピント（以下、ピントＬ
ＡＯという）のみが“１”のときは１ビツト、ピッ１−
ＬＡＩのみが“１゛のときは２ビツト、という様にして
以下、５ビツトの組み合わせで最大３１ビツトのシフＩ
・が行える。

また、ラッチ■の出力ＬＲは、“１”の時はバレルシフ
タＢＳを左シフト、０″の時は右シフトするために１サ
イクル目にランチしておいた信号である。また、右シフ
ト時に起こる桁落ちビットを丸めるため、キャリイ検出
部ＣＡＤＥＴにて検出し、信号Ｃ６Ｕ１として出力して
演算制御部ＡＣＵに入力し、レジスタ（図示せず）に格
納しておく。また、左シフト時に起こる、オーバーフロ
ーを、オーバーフロー検出部０ＶＤＥＴで検出する。

シフトされた結果をバレルシフタＢＳより出力し、セレ
クタ０ＰＳＥＬに入力する。この２サイクル目では、セ
レクト信号０ＰＳＥは“１”となり、セレクタ０ＰＳＥ
Ｌでは、バレルシフタＢＳの出力をセレク１〜し出力す
る。

その後、若し、シフトの際、左シフトをしてオーバーフ
ローが起っでいた場合は、クリップ部ＣＬｉＰ１にて、
正の最大値又は狛の最大値にデータをクリップする。

オーバーフローしていない場合は、アントゲ−ｌ　Ｇの
出力０ＶＣＬが０”となり、セレクタ０ＰＳＥＬの出力
をそのまま出力する。

その後、アキュムレータＡＣＣに格納される（第２図（
３）又は第３図（４）参照）。

（３）３サイクル目 ３サイクル目は、２サイクル目のシフト動イ乍で得られ
たアキュムレータＡＣＣのデータにキャリイ検出部ＣＡ
ＤＥＴで得られた信号Ｃ３ｕ１を、加算器ＡＤＤで加算
する。

即ち、まず、アキュムレータＡＣＣに格納されているシ
フトされたデータをセレクタＳ　Ｅ　Ｌ　１、２．３に
入力する。そしてセレクト信号ｉＮＶ、ＭＡＳＫは”Ｏ
”とし、アキュムレータＡＣＣＩ７）稙を、セレクタＳ
　Ｅ　Ｌ　］、２．３は、そのまま出力する。

そのデータを加算器ＡＤＤに入力する。

またキャリイン信号ＣｉＮは、演算制御部ＡＣＵのレジ
スフに格納された信号Ｃ３ＬＩＴの値をそのまま丸め信
号として出力したもので加算器ＡＤＤに入力される。

そして、シフｌ−されたデータに加算されて丸められる
（第２図（４）又は第３図（５）参照）。

尚、２サイクル目で、左シフトした場合は、信号ＣｉＮ
は０”となる。これは桁落ちビットがないためである。

その後、セレクト信号０ＰＳＥは０”とし、セレクタ○
Ｐ　Ｓ　Ｅ　Ｌで加算器ＡＤＤの出力をセレクト信号、
クリップ部ＣＩ−ｉ　Ｐ　１も、信号ＯＶ　ＣＩ−が′
０°゛であるため、そのまま入力信号を出力し、最終結
果が、アキュムレータＡＣＣに格納され、変換は終了す
る（第２図（４）又は第３図（５）参照）。

第７図には上記の演算制御部ＡＣＵの入出力信号等のク
イＪ、チャートが示されている。

バレルシフタ回路４の動作は既に公知であるが、ここで
第８図及び第９図面の簡単な説明する。

まず、算術的に左ソフトを行う場合は、ＭＳＢ（符号ヒ
ント）はその侭残してシフＩ〜し、消失ピッＩ・の論理
和を第５図のオーバーフロー検出回路０ＶＤＥＴで検出
し、更に消失ヒノ１−にＭＳＢの符号と不一致のものが
あるとオーバーフローとして、クリンプ部ＣＬ　ｉ　Ｐ
にて正又は負の最大値にクリップする。

例えば、第８図（ａ）に示ず２の補数表現の−１７を基
本とし、１ビット左シフトすると同図（ｂ）に示す如く
２倍の値の−３４で、２ビット左シフトすると同図（ｃ
）に示す如く４倍の値の−６８で、３ビット左シフトす
ると−１３６とならなければならないが、負の最大値−
１２８を越えてオーバーフローしてしまい、この場合は
同図（ｄ）に示す如く−８となる。

このオーバーフローの検１１農よ、符号ピント（ＭＳＢ
）と消失ビットの論理和又は論理積の不一致で検出され
、正又は負の最大値にクリップする。

算術的に右シフトする場合は、第９１ｆｆｌ（１）（ａ
）に示ず２の補数表現の−６６を５ピントシフトすると
シフトシた後へはＭＳＢが入り、同図（１）（ｂ）に示
す如く中間結果は−３となる。

この時のガードピットは同図（１）（ｃ）に示す如く１
となり、スティッキービントは同図（ｄ）に示す値の論
理和の１となる。これらはキャリイ検出回路ＣＡＤＥＴ
内で行われる。

ここで、−６６を５ビツト右シフトすると、−６６ｘ２
−５＝−２，０６２５であり、小数点以下の値を丸める
と−２又は−３となる。

この場合の、桁落ちヒントの丸めには、中間結果に下記
に示ずＲの値を加算して求める最近値、プラス方向、マ
イナス方向、ゼロ方向とする４つの方法がＩＥＥＥ規格
により決められている。

Ｒ−■×■十■×■ Ｒ−■→−■ Ｒ＝０ Ｒ−（■＋■）ＸＳ 但し■はＬＳＢ、■はガードピント、■はスティッキー
ビント、Ｓは符号ピッＩ−（ＭＳＢ）　、＋は論理和、
×は論理積を示す。

このＲの値を夫々加算すると、第９図（２）に示す如く
、最近値丸め及びプラス方向丸めは−２となり、マイナ
ス方向丸めは−３となり、ゼロ方向丸めは−２となる。

従って、−２とする場合はキャリイ検出回路ＣＡＤＥＴ
から“１”が出力され、＝３とする場合は“０”が出力
されて上記の丸め動作が加算器ＡＤＤにより行われるこ
ととなる。

〔発明の効果］ 以上のように、本発明の浮動小数点数−固定小数点数変
換装置によれば、１サイクル目にＩＥＥＥ標準浮動小数
点数の２の補数化信号を生成してアキュムレータに格納
し、２ナイクル口に８亥アキユムレークの該データをシ
フト計算部で求めたシフト数及び方向だけバレルシフタ
回路でシフトシ、このシフトの際にオーバーフローが生
した時ばりリップ部でクリップしてアキュムレータに再
度格納し、３サイクル目では、２サイクル目でバレルシ
フタ回路がキャリイ検出していた場合には２サイクル目
のアキュムレータのデータにそのキャリイヒントが付加
されて最終的な固定小数点数としてアキュムレータに格
納されるように構成したので、Ｉ　ＥＥＥ標準浮動小数
点数をオーバーフロー処理及び丸め処理を含めて固定小
数点数に変換することができ、演算精度を向上させるこ
とができる。

【図面の簡単な説明】

第１図は本発明に係る浮動小数点数−固定小数点数変換
装置を概念的に示した図、 第２図及び第３図は本発明に係る浮動小数点数−固定小
数点数変換装置の動作を説明するための状態遷移図、 第４図は本発明に係る浮動小数点数−固定小数点数変換
装置に用いる変換部でのフォーマット変換図、 第５図は本発明に係る浮動小数点数−固定小数点数変換
装置の一実施例を示す回路図、第６図は本発明に係る浮
動小数点数−固定小数点数変換装置に用いる演算制御部
の入出力信号を示す図、 第７図は本発明に係る浮動小数点数−固定小数点数変換
装置の一実施例のタイムチャート図、第８図及び第９図
は本発明に係る浮動小数点数−固定小数点数変換装置に
用いるバレルシフタ回路の動作を説明するための図、 第１０図はＩ　ＥＥＥ形式の浮動小数点数表現を示した
図、である。 第１図において、■・・・変換部、２・・・加算器、３
・・・シフト計算部、４・・バレルシフタ回路、５・・
・選択器、６・・・クリップ部、７・・・アキュムレー
タ、８・・・演算制御部。 図中、同一符号は同−又は相当部分を示す。 ＭＳＢ 第１０図

Claims (1)

1. 【特許請求の範囲】 ＩＥＥＥ標準浮動小数点数を格納するアキュムレータ（
   ７）と、 該浮動小数点数を、その符号ビットに合わせてフォーマ
   ット変換する変換部（１）と、 該変換部（１）の出力と該符号を示すビットにより２の
   補数化信号を発生する加算器（２）と、該浮動小数点数
   の指数部からシフト数及びシフト方向を発生してラッチ
   するシフト計算部（３）と、該シフト数及びシフト方向
   により該浮動小数点数をシフトするバレルシフタ回路（
   ４）と、該加算器（２）の出力又は該バレルシフタ回路
   （４）の出力を選択する選択器（５）と、 該バレルシフタ回路（４）がオーバーフローした時のみ
   該選択器（５）の出力をクリップして該アキュムレータ
   （７）に与えるクリップ部（６）と、１サイクル目に該
   浮動小数点数の符号ビットに応じて該変換部（１）に制
   御信号を与え、２サイクル目に該シフト計算部（３）の
   ラッチされた値を出力させ、１サイクル目及び３サイク
   ル目に該加算器（２）の出力を、２サイクル目に該バレ
   ルシフタ回路（４）の出力をそれぞれ選択するように該
   選択器（５）を制御し該バレルシフタ回路（４）がキャ
   リイ検出した時、３サイクル目に該キャリイ信号に基づ
   いて該加算器（２）に丸め信号を与える演算制御部（８
   ）と、 を備えたことを特徴とする浮動小数点数−固定小数点数
   変換装置。