JPH06342367A - 乗算回路 - Google Patents
乗算回路Info
- Publication number
- JPH06342367A JPH06342367A JP5129857A JP12985793A JPH06342367A JP H06342367 A JPH06342367 A JP H06342367A JP 5129857 A JP5129857 A JP 5129857A JP 12985793 A JP12985793 A JP 12985793A JP H06342367 A JPH06342367 A JP H06342367A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- bit
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
- Error Detection And Correction (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】従来、乗算回路のシフト加算部を構成するに
は、入力乗算データ、被乗算データの各々のビット数を
乗じた数の単位演算回路が必要であり、回路規模が大き
くなり、動作速度が遅くなる欠点があった。本発明はこ
の欠点を解決する為のものである。 【構成】本発明の乗算回路は絶対値回路１、２。シフト
加算回路３。補正データ発生回路４。データ判定回路
５。符号発生回路８。２の補数変換回路９により構成さ
れている。
は、入力乗算データ、被乗算データの各々のビット数を
乗じた数の単位演算回路が必要であり、回路規模が大き
くなり、動作速度が遅くなる欠点があった。本発明はこ
の欠点を解決する為のものである。 【構成】本発明の乗算回路は絶対値回路１、２。シフト
加算回路３。補正データ発生回路４。データ判定回路
５。符号発生回路８。２の補数変換回路９により構成さ
れている。
Description
【０００１】
【産業上の利用分野】本発明はデジタル信号処理回路に
関し、特にあるデータ長を持つ２の補数表現されたデー
タを取り扱うデジタル信号処理回路の乗算回路に関す
る。
関し、特にあるデータ長を持つ２の補数表現されたデー
タを取り扱うデジタル信号処理回路の乗算回路に関す
る。
【０００２】
【従来の技術】近年、Ｎビットから成る２の補数表現さ
れた乗数データと、Ｍビットから成る２の補数表現され
た被乗数データの乗算は、図３に示すように乗数データ
と被乗数データの絶対値処理を行なう絶対値回路３０
１、３０１、乗算処理を行うシフト加算回路３０４、乗
算結果の符号判定を行う符号判定回路３０３、符号判定
結果を基に、乗算結果を２の補数表現されたデータに変
換する２の補数変換回路３０５により構成される。ここ
で図３に示されている従来の乗算回路について、絶対値
回路３０１、３０１、シフト加算回路３０４、符号判定
回路３０３、２の補数変換回路３０５の動作と共に説明
する。いま、２の補数表現されたデータが乗数データ及
び被乗数データとして入力された場合、２の補数表現さ
れたデータのままでは負数の乗算ができない。このため
絶対値回路３０１、３０２によって乗数データ及び被乗
数データを絶対値化し、正のデータ同士の乗算が行える
ようにする。絶対値化は入力データが負であれば、全ビ
ット反転し最下位ビットに１を加算すれば絶対値化され
た正のデータが得られる。ただし、この場合において、
２の補数表現としては、「０」の表現が全ビット０の
「００…０」であり、正の数の表現が「００…０」から
１づつ加算したものであり、「−１」の表現が全ビット
１の「１１…１」であり、負の数の表現が、「１１…
１」から１づつ減算したものであるような表現を用いて
いる。即ち、２ビット表現の場合、０が「００」、１が
「０１」、−１が「１１」、−２が「１０」となる。ま
た入力データが正であれば、このデータをそのまま出力
し絶対値化したデータが得られる。たとえば４ビットデ
ータの場合「−２」は２の補数表現では「１１１０」で
あるが、これを絶対値化すると全ビット反転して「００
０１」を出力し、このＬＳＢに１を加算して「００１
０」が得られ、絶対値化データとして出力する。また
「＋２」は２の補数表現では「００１０」であるが、こ
れをそのまま絶対値化データとして「００１０」を出力
する。このように絶対値化された乗数データ及び被乗数
データはシフト加算回路３０４に入力される。このシフ
ト加算回路３０４では図４に示す４ビットの乗算方法の
様に、乗数データの各々のビット毎に被乗数と乗算を行
い、部分積を出力する。次に、部分積１、２、３、４は
部分積の乗数の桁により１ビットづつシフトして各ビッ
トを加算する事により、同一の重みを持った部分積のビ
ット同士加算が行われ、乗算結果を出力する。シフト加
算回路３０４の詳細を図５に示す。また図５の単位演算
回路を図６に示す。前述の部分積は図６のＡＮＤゲート
６０１によって生成され、その出力が全加算器６０２に
入力される。図６のＡＮＤゲート６０１によって生成さ
れ、その出力が全加算器６０２に入力される。図６の単
位演算回路を図５に示すように配置して、図４の説明の
様に乗数の桁により１ビットづつシフトして各ビットを
加算する事により、同一の重みを持った部分積のビット
同士加算が行われる様に構成している。このシフト加算
回路３０４で生成された乗算結果はデータはすべて正の
データとして出力されているので、符号判定回路３０３
により乗算結果が負のデータか正のデータか判定しこの
判定結果によってシフト加算回路３０４の出力データを
処理しなければならない。符号の判定は２の補数表現さ
れたデータの最上位ビットが「０」ならば正、「１」な
らば負である事から、入力乗数データと入力被乗数デー
タの各々の最上位ビットの排他的論理和により得られ
る。たとえば正のデータ同士の乗算結果は正のデータが
得られるが、２の補数表現された正のデータの最上位ビ
ットは「０」なので「０」と「０」の排他的論理和は
「０」となり正のデータを表す。次に負のデータ同士の
乗算結果は正のデータが得られるが、２の補数表現され
た負のデータの最上位ビットは「１」なので「１」と
「１」の排他的論理和は「０」となり正のデータを表
す。次に正のデータと負のデータの乗算結果は負のデー
タが得られるが、２の補数表現された正のデータの最上
位ビットは「０」、２の補数表現された負のデータの最
上位ビットは「１」なので「０」と「１」の排他的論理
和は「１」となり負のデータを表す。このように符号判
定回路３０３で乗算結果が負のデータ判定された場合に
は、２の補数変換回路３０５により負のデータに変換
し、正のデータと判定された場合、乗算結果をそのまま
出力する。この変換処理は前述の絶対値化同様の処理
で、符号判定結果が負であれば全前ビット反転し、最下
位ビットに１を加算すれば２の補数表現された負のデー
タが得られる。また入力データが正であればこのデータ
をそのまま出力し、２の補数表現された乗算結果を得る
事ができる。
れた乗数データと、Ｍビットから成る２の補数表現され
た被乗数データの乗算は、図３に示すように乗数データ
と被乗数データの絶対値処理を行なう絶対値回路３０
１、３０１、乗算処理を行うシフト加算回路３０４、乗
算結果の符号判定を行う符号判定回路３０３、符号判定
結果を基に、乗算結果を２の補数表現されたデータに変
換する２の補数変換回路３０５により構成される。ここ
で図３に示されている従来の乗算回路について、絶対値
回路３０１、３０１、シフト加算回路３０４、符号判定
回路３０３、２の補数変換回路３０５の動作と共に説明
する。いま、２の補数表現されたデータが乗数データ及
び被乗数データとして入力された場合、２の補数表現さ
れたデータのままでは負数の乗算ができない。このため
絶対値回路３０１、３０２によって乗数データ及び被乗
数データを絶対値化し、正のデータ同士の乗算が行える
ようにする。絶対値化は入力データが負であれば、全ビ
ット反転し最下位ビットに１を加算すれば絶対値化され
た正のデータが得られる。ただし、この場合において、
２の補数表現としては、「０」の表現が全ビット０の
「００…０」であり、正の数の表現が「００…０」から
１づつ加算したものであり、「−１」の表現が全ビット
１の「１１…１」であり、負の数の表現が、「１１…
１」から１づつ減算したものであるような表現を用いて
いる。即ち、２ビット表現の場合、０が「００」、１が
「０１」、−１が「１１」、−２が「１０」となる。ま
た入力データが正であれば、このデータをそのまま出力
し絶対値化したデータが得られる。たとえば４ビットデ
ータの場合「−２」は２の補数表現では「１１１０」で
あるが、これを絶対値化すると全ビット反転して「００
０１」を出力し、このＬＳＢに１を加算して「００１
０」が得られ、絶対値化データとして出力する。また
「＋２」は２の補数表現では「００１０」であるが、こ
れをそのまま絶対値化データとして「００１０」を出力
する。このように絶対値化された乗数データ及び被乗数
データはシフト加算回路３０４に入力される。このシフ
ト加算回路３０４では図４に示す４ビットの乗算方法の
様に、乗数データの各々のビット毎に被乗数と乗算を行
い、部分積を出力する。次に、部分積１、２、３、４は
部分積の乗数の桁により１ビットづつシフトして各ビッ
トを加算する事により、同一の重みを持った部分積のビ
ット同士加算が行われ、乗算結果を出力する。シフト加
算回路３０４の詳細を図５に示す。また図５の単位演算
回路を図６に示す。前述の部分積は図６のＡＮＤゲート
６０１によって生成され、その出力が全加算器６０２に
入力される。図６のＡＮＤゲート６０１によって生成さ
れ、その出力が全加算器６０２に入力される。図６の単
位演算回路を図５に示すように配置して、図４の説明の
様に乗数の桁により１ビットづつシフトして各ビットを
加算する事により、同一の重みを持った部分積のビット
同士加算が行われる様に構成している。このシフト加算
回路３０４で生成された乗算結果はデータはすべて正の
データとして出力されているので、符号判定回路３０３
により乗算結果が負のデータか正のデータか判定しこの
判定結果によってシフト加算回路３０４の出力データを
処理しなければならない。符号の判定は２の補数表現さ
れたデータの最上位ビットが「０」ならば正、「１」な
らば負である事から、入力乗数データと入力被乗数デー
タの各々の最上位ビットの排他的論理和により得られ
る。たとえば正のデータ同士の乗算結果は正のデータが
得られるが、２の補数表現された正のデータの最上位ビ
ットは「０」なので「０」と「０」の排他的論理和は
「０」となり正のデータを表す。次に負のデータ同士の
乗算結果は正のデータが得られるが、２の補数表現され
た負のデータの最上位ビットは「１」なので「１」と
「１」の排他的論理和は「０」となり正のデータを表
す。次に正のデータと負のデータの乗算結果は負のデー
タが得られるが、２の補数表現された正のデータの最上
位ビットは「０」、２の補数表現された負のデータの最
上位ビットは「１」なので「０」と「１」の排他的論理
和は「１」となり負のデータを表す。このように符号判
定回路３０３で乗算結果が負のデータ判定された場合に
は、２の補数変換回路３０５により負のデータに変換
し、正のデータと判定された場合、乗算結果をそのまま
出力する。この変換処理は前述の絶対値化同様の処理
で、符号判定結果が負であれば全前ビット反転し、最下
位ビットに１を加算すれば２の補数表現された負のデー
タが得られる。また入力データが正であればこのデータ
をそのまま出力し、２の補数表現された乗算結果を得る
事ができる。
【０００３】
【発明が解決しようとする課題】従来の乗算値回路に使
用されるシフト加算回路３０４は、入力乗算データ及び
入力非乗算データの各々のビット数を乗じた数の単位演
算回路を必要としていた。たとえば５ビット同士の乗算
は２５個の単位演算回路を、８ビット同士の乗算は６４
個の単位演算回路を必要とし、乗算結果は入力乗算デー
タ及び入力非乗算データの各々のビット数を加算したビ
ット数となっている。たとえば５ビット同士の場合のシ
フト加算回路３０４の乗算結果は１０ビット、８ビット
同士の場合は１６ビットとなる。しかしその乗算結果を
見ると、上位２ビットは乗算結果の符号と一致してお
り、乗数データ、被乗数データ各々の最上位ビットは、
負の最大値同士の乗算の場合の演算にのみ有効で、負の
最大値同士の乗算以外は（乗数データビット数−１）ビ
ットと（被乗数データビット数−１）ビットの乗算結果
に符号ビットを上位２ビットに付加すれば表現できる。
即ち、負の最大値は、最上位ビットが１で他のビットが
すべて０の「１００…０」となるので。乗算に際しての
絶対値化により、最上位ビットのみ１の「１００…０」
となる。負の最大値以外の数の場合、絶対値化すると、
必ず最上位ビットは「０」になる。従って、負の最大値
同士の乗算を行う場合は、絶対値化後の乗算データ、被
乗算データがそれぞれその最上位ビットまで有効なの
で、全ビットについて演算を実行する必要があるが、そ
れ以外の組み合わせの乗算では、データの上位ビットを
除いたうえで演算すればよく、負の最大値同士の場合は
乗算結果の上位から２ビット目を「１」、それ以外のと
きは「０」とすればよい。この様に、ほとんど使用され
ない演算の為に「乗数データビット数＋被乗数データビ
ット数−１）個の単位演算回路が配置されている事とな
っており、回路規模の増大と処理時間の増大を起こす原
因となっている。
用されるシフト加算回路３０４は、入力乗算データ及び
入力非乗算データの各々のビット数を乗じた数の単位演
算回路を必要としていた。たとえば５ビット同士の乗算
は２５個の単位演算回路を、８ビット同士の乗算は６４
個の単位演算回路を必要とし、乗算結果は入力乗算デー
タ及び入力非乗算データの各々のビット数を加算したビ
ット数となっている。たとえば５ビット同士の場合のシ
フト加算回路３０４の乗算結果は１０ビット、８ビット
同士の場合は１６ビットとなる。しかしその乗算結果を
見ると、上位２ビットは乗算結果の符号と一致してお
り、乗数データ、被乗数データ各々の最上位ビットは、
負の最大値同士の乗算の場合の演算にのみ有効で、負の
最大値同士の乗算以外は（乗数データビット数−１）ビ
ットと（被乗数データビット数−１）ビットの乗算結果
に符号ビットを上位２ビットに付加すれば表現できる。
即ち、負の最大値は、最上位ビットが１で他のビットが
すべて０の「１００…０」となるので。乗算に際しての
絶対値化により、最上位ビットのみ１の「１００…０」
となる。負の最大値以外の数の場合、絶対値化すると、
必ず最上位ビットは「０」になる。従って、負の最大値
同士の乗算を行う場合は、絶対値化後の乗算データ、被
乗算データがそれぞれその最上位ビットまで有効なの
で、全ビットについて演算を実行する必要があるが、そ
れ以外の組み合わせの乗算では、データの上位ビットを
除いたうえで演算すればよく、負の最大値同士の場合は
乗算結果の上位から２ビット目を「１」、それ以外のと
きは「０」とすればよい。この様に、ほとんど使用され
ない演算の為に「乗数データビット数＋被乗数データビ
ット数−１）個の単位演算回路が配置されている事とな
っており、回路規模の増大と処理時間の増大を起こす原
因となっている。
【０００４】
【課題を解決するための手段】本発明の乗算回路は、Ｎ
ビットから成る２の補数表現された乗数データとＭビッ
トから成る２の補数表現された被乗数データを乗算する
乗算回路であって、乗数データ及び被乗数データを各々
絶対値化する手段と、乗数データ及び被乗数データを各
々「０」、「負の最大値」或いは「０あるいは負の最大
値のいずれでもないデータ」の３種類のいずれのデータ
かを判別する手段と、上記判別手段により出力を基にデ
ータ処理を行うデータ処理手段と、乗算結果の符号を発
生する符号発生手段と、乗算結果の絶対値データを２の
補数表現されたデータに変換する手段とを備える。
ビットから成る２の補数表現された乗数データとＭビッ
トから成る２の補数表現された被乗数データを乗算する
乗算回路であって、乗数データ及び被乗数データを各々
絶対値化する手段と、乗数データ及び被乗数データを各
々「０」、「負の最大値」或いは「０あるいは負の最大
値のいずれでもないデータ」の３種類のいずれのデータ
かを判別する手段と、上記判別手段により出力を基にデ
ータ処理を行うデータ処理手段と、乗算結果の符号を発
生する符号発生手段と、乗算結果の絶対値データを２の
補数表現されたデータに変換する手段とを備える。
【０００５】
【実施例】次に本発明の乗算回路について図面を参照し
て説明する。図１は本発明の乗算値回路のブロック図で
ある。本発明の乗算回路は絶対値回路１、２、シフト加
算回路３、補正エータ発生回路４、データ判定回路５、
６、データ選択回路７、符号発生回路８、及び２の補数
変換回路９により構成されている。入力データの各々の
ビット長がＭ＞Ｎの関係を前提として、Ｎビットから成
る２の補数表現された乗数データ１０１及び、Ｍビット
から成る２の補数表現された被乗数データ１０２がこの
乗算回路に入力されたとする。この入力された乗数デー
タ１０１及び、被乗数データ１０２は各々のデータを絶
対値化する絶対値回路１、２及びデータ判定回路５、６
にそれぞれ入力される。絶対値回路１、２により絶対値
化され、各々最上位ビットが取り除かれた（Ｎ−１）ビ
ットのデータ長を持つデータ１０３及び（Ｍ−１）ビッ
トのデータ長を持つデータ１０４はシフト加算回路３及
び補正データ発生回路４に入力される。シフト加算回路
の回路構成は従来技術と同様であるが、シフト加算回路
に入力されるビット長が従来技術の場合より１ビット少
ないため単位演算回路の構成数が２Ｎ−１個少なく構成
できる。シフト加算回路３の演算結果は下位（Ｎ−１）
ビット長のデータ１０５と上位（Ｍ−１）ビット長のデ
ータ１０６に分かれデータ１０５は２の補数変換回路９
に入力され、データ１０６はデータ選択回路７に入力さ
れる。補正データ発生回路４は、乗数データ１０１及
び、被乗数データ１０２の少なくともどちらか一方が負
の最大値の場合にシフト加算回路３への入力は「０」と
なるために出力結果も「０」となり、正しい演算結果を
出力しないことを補正する回路である。シフト加算回路
３の出力結果は、例えばデータ１０３が負の最大値であ
れば、データ１０４の２(N-1) 倍されたデータが、また
データ１０４が負の最大値であれば、データ１０３の２
(M-1) 倍されたデータが正しい演算結果として出力され
れば良いので、あらかじめこの補正データ１０７を補正
データ発生回路４で生成して、データ選択回路７に入力
しておく。データ判定回路５、６は入力された乗数デー
タ１０１及び被乗数データ１０２を「０」、「負の最大
値」或いは「０あるいは負の最大値のいずれでもないデ
ータ」の３種類のいずれのデータかを判別し、データ１
０８及びデータ１０９をデータ選択回路７、及び符号発
生回路８に出力する。データ１０８及びデータ１０９を
データ選択回路７、及び符号発生回路８に出力する。デ
ータ選択回路７は、データ判定回路の出力であるデータ
１０８、データ１０９により、データ１０６とデータ１
０７のいずれかをデータ１１０として、２の補数変換回
路９に出力する。符号発生回路８はデータ判定回路５、
６の出力であるデータ１０８とデータ１０９と乗数デー
タ１０１と被乗数データ１０２の最上位ビットであるデ
ータ１１３とデータ１１４により、乗数データ及び被乗
数データのいずれかが「０」の時には「００」を、乗数
データ及び被乗数データのいずれかが「０」の特には
「００」を、乗数データ及び被乗数データの両方が共に
「負の最大値」の時は「１０」を、或いは前述以外の時
は、データ１１３とデータ１１４の排他的論理和の出力
を２ビットにビット長を拡張して符号データ１１５とし
て２の補数回路９に出力する。２の補数回路９はデータ
１０５、データ１１０、データ１１５を入力としデータ
１１５の符号判定データにより従来技術で述べた方法と
同様に２の補数変換を行い、（Ｍ＋Ｎ）ビット長の乗算
結果データ１１６を得る。
て説明する。図１は本発明の乗算値回路のブロック図で
ある。本発明の乗算回路は絶対値回路１、２、シフト加
算回路３、補正エータ発生回路４、データ判定回路５、
６、データ選択回路７、符号発生回路８、及び２の補数
変換回路９により構成されている。入力データの各々の
ビット長がＭ＞Ｎの関係を前提として、Ｎビットから成
る２の補数表現された乗数データ１０１及び、Ｍビット
から成る２の補数表現された被乗数データ１０２がこの
乗算回路に入力されたとする。この入力された乗数デー
タ１０１及び、被乗数データ１０２は各々のデータを絶
対値化する絶対値回路１、２及びデータ判定回路５、６
にそれぞれ入力される。絶対値回路１、２により絶対値
化され、各々最上位ビットが取り除かれた（Ｎ−１）ビ
ットのデータ長を持つデータ１０３及び（Ｍ−１）ビッ
トのデータ長を持つデータ１０４はシフト加算回路３及
び補正データ発生回路４に入力される。シフト加算回路
の回路構成は従来技術と同様であるが、シフト加算回路
に入力されるビット長が従来技術の場合より１ビット少
ないため単位演算回路の構成数が２Ｎ−１個少なく構成
できる。シフト加算回路３の演算結果は下位（Ｎ−１）
ビット長のデータ１０５と上位（Ｍ−１）ビット長のデ
ータ１０６に分かれデータ１０５は２の補数変換回路９
に入力され、データ１０６はデータ選択回路７に入力さ
れる。補正データ発生回路４は、乗数データ１０１及
び、被乗数データ１０２の少なくともどちらか一方が負
の最大値の場合にシフト加算回路３への入力は「０」と
なるために出力結果も「０」となり、正しい演算結果を
出力しないことを補正する回路である。シフト加算回路
３の出力結果は、例えばデータ１０３が負の最大値であ
れば、データ１０４の２(N-1) 倍されたデータが、また
データ１０４が負の最大値であれば、データ１０３の２
(M-1) 倍されたデータが正しい演算結果として出力され
れば良いので、あらかじめこの補正データ１０７を補正
データ発生回路４で生成して、データ選択回路７に入力
しておく。データ判定回路５、６は入力された乗数デー
タ１０１及び被乗数データ１０２を「０」、「負の最大
値」或いは「０あるいは負の最大値のいずれでもないデ
ータ」の３種類のいずれのデータかを判別し、データ１
０８及びデータ１０９をデータ選択回路７、及び符号発
生回路８に出力する。データ１０８及びデータ１０９を
データ選択回路７、及び符号発生回路８に出力する。デ
ータ選択回路７は、データ判定回路の出力であるデータ
１０８、データ１０９により、データ１０６とデータ１
０７のいずれかをデータ１１０として、２の補数変換回
路９に出力する。符号発生回路８はデータ判定回路５、
６の出力であるデータ１０８とデータ１０９と乗数デー
タ１０１と被乗数データ１０２の最上位ビットであるデ
ータ１１３とデータ１１４により、乗数データ及び被乗
数データのいずれかが「０」の時には「００」を、乗数
データ及び被乗数データのいずれかが「０」の特には
「００」を、乗数データ及び被乗数データの両方が共に
「負の最大値」の時は「１０」を、或いは前述以外の時
は、データ１１３とデータ１１４の排他的論理和の出力
を２ビットにビット長を拡張して符号データ１１５とし
て２の補数回路９に出力する。２の補数回路９はデータ
１０５、データ１１０、データ１１５を入力としデータ
１１５の符号判定データにより従来技術で述べた方法と
同様に２の補数変換を行い、（Ｍ＋Ｎ）ビット長の乗算
結果データ１１６を得る。
【０００６】本発明の実施例について例えば５ビット×
５ビットの乗算回路を一例とした場合について図２を参
照しながら説明する。
５ビットの乗算回路を一例とした場合について図２を参
照しながら説明する。
【０００７】本実施例は、１０、１１の絶対値回路、２
２〜４９により構成されるシフト加算回路、５０〜５３
により構成されるデータ選択回路、７２〜７５により構
成される補正データ発生回路、７６〜９２により構成さ
れるデータ判定回路、及び５４〜７１により構成される
２の補数変換回路より構成される。なお絶対値回路１
０、１１を利用してデータ判定回路に必要な信号処理の
一部を兼用させている。また符号判定回路はデータ選択
回路内に含まれている。
２〜４９により構成されるシフト加算回路、５０〜５３
により構成されるデータ選択回路、７２〜７５により構
成される補正データ発生回路、７６〜９２により構成さ
れるデータ判定回路、及び５４〜７１により構成される
２の補数変換回路より構成される。なお絶対値回路１
０、１１を利用してデータ判定回路に必要な信号処理の
一部を兼用させている。また符号判定回路はデータ選択
回路内に含まれている。
【０００８】絶対値回路１０に２の補数表現された５ビ
ットのデータ１１７〜１２１、絶対値回路１１に２の補
数表現された５ビットのデータ１２２〜１２６が入力さ
れたとする。１０、１１の絶対値回路は同一の動作をす
るので、１０の回路で絶対値回路の動作を説明する。デ
ータ１２１は２の補数表現された入力データの最上位ビ
ットで、入力データの符号を表す。データ１１７は２の
補数表現された入力データの最下位ビットで、このビッ
トデータは絶対値化しても必ず入力データと同じデータ
が出力されるので、何ら信号処理する事無く、絶対値化
された最下位ビットデータとして出力される。データ１
１８は２の補数表現された入力データの第２位ビット
で、このデータは１７ＥＸ−ＯＲゲートに入力されてい
る。１７のもう一方の入力はデータ１２１の符号データ
とデータ１１７の最下位ビットの論理積を出力する１４
のＡＮＤゲートより入力されている。１４のＡＮＤゲー
トは入力データの符号が正すなわちデータ１２１に
「０」が入力されたとき、１４の出力は「０」となり１
７はデータ１１８が「０」ならば「０」、「１」ならば
「１」の様に入力されたデータをそのまま出力する。ま
た入力データの符号が負すなわちデータ１２１が「１」
で、且つデータ１１７が「０」の場合は１４の出力が
「０」となり、１７はデータ１１８が「０」ならば
「０」、「１」ならば「１」の様に入力されたデータを
そのまま出力する。また入力データの符号が負すなわち
データ１２１に「１」が入力され、且つデータ１１７が
「１」の場合は１４の出力は「１」となり、１７は１１
８の入力データが「０」ならば「１」、「１」ならば
「０」の様に入力されたデータを反転して出力する。入
力データ１１９、データ１２０も同様にデータ１２１が
正及び１２、１３のＯＲゲートにより下位ビットで
「１」が検出されない場合は１８、１９は入力データを
そのまま出力し、データ１２１が「１」すなわち負なら
ば、１２、１３のＯＲゲートで下位ビットに「１」が検
出された場合は１８、１９がデータを反転して出力す
る。
ットのデータ１１７〜１２１、絶対値回路１１に２の補
数表現された５ビットのデータ１２２〜１２６が入力さ
れたとする。１０、１１の絶対値回路は同一の動作をす
るので、１０の回路で絶対値回路の動作を説明する。デ
ータ１２１は２の補数表現された入力データの最上位ビ
ットで、入力データの符号を表す。データ１１７は２の
補数表現された入力データの最下位ビットで、このビッ
トデータは絶対値化しても必ず入力データと同じデータ
が出力されるので、何ら信号処理する事無く、絶対値化
された最下位ビットデータとして出力される。データ１
１８は２の補数表現された入力データの第２位ビット
で、このデータは１７ＥＸ−ＯＲゲートに入力されてい
る。１７のもう一方の入力はデータ１２１の符号データ
とデータ１１７の最下位ビットの論理積を出力する１４
のＡＮＤゲートより入力されている。１４のＡＮＤゲー
トは入力データの符号が正すなわちデータ１２１に
「０」が入力されたとき、１４の出力は「０」となり１
７はデータ１１８が「０」ならば「０」、「１」ならば
「１」の様に入力されたデータをそのまま出力する。ま
た入力データの符号が負すなわちデータ１２１が「１」
で、且つデータ１１７が「０」の場合は１４の出力が
「０」となり、１７はデータ１１８が「０」ならば
「０」、「１」ならば「１」の様に入力されたデータを
そのまま出力する。また入力データの符号が負すなわち
データ１２１に「１」が入力され、且つデータ１１７が
「１」の場合は１４の出力は「１」となり、１７は１１
８の入力データが「０」ならば「１」、「１」ならば
「０」の様に入力されたデータを反転して出力する。入
力データ１１９、データ１２０も同様にデータ１２１が
正及び１２、１３のＯＲゲートにより下位ビットで
「１」が検出されない場合は１８、１９は入力データを
そのまま出力し、データ１２１が「１」すなわち負なら
ば、１２、１３のＯＲゲートで下位ビットに「１」が検
出された場合は１８、１９がデータを反転して出力す
る。
【０００９】また絶対値回路を利用して、２０、２１の
ＯＲゲートによりデータ判定の為の信号データ１２７、
データ１２８が発生される。２１、２０の出力は入力デ
ータが「０００００」の場合「００」、負の最大値「１
００００」の場合「１０」、それ以外は「１１」の３通
りの信号を出力する。１０、１１の絶対値回路より出力
されたデータの各々の最上位ビットデータ１２９、デー
タ１３２、及びデータ１２７、データ１２８、データ１
３０、データ１３１の出力はデータ判定回路へ、絶対値
化された各々の下位４ビットのデータはシフト加算回路
及び補正データ発生回路へ入力される。
ＯＲゲートによりデータ判定の為の信号データ１２７、
データ１２８が発生される。２１、２０の出力は入力デ
ータが「０００００」の場合「００」、負の最大値「１
００００」の場合「１０」、それ以外は「１１」の３通
りの信号を出力する。１０、１１の絶対値回路より出力
されたデータの各々の最上位ビットデータ１２９、デー
タ１３２、及びデータ１２７、データ１２８、データ１
３０、データ１３１の出力はデータ判定回路へ、絶対値
化された各々の下位４ビットのデータはシフト加算回路
及び補正データ発生回路へ入力される。
【００１０】ＡＮＤゲート２２〜２５は絶対値回路１０
の出力の最下位ビットと、絶対値回路１１の出力の４ビ
ットデータとの部分積を出力する。ＡＮＤゲート２６〜
２９は絶対値回路１０の出力の第２位ビットと、絶対値
回路１１の出力の４ビットデータとの部分積を出力す
る。ＡＮＤゲート３４〜３７は絶対値回路１０の出力の
第３位ビットと、絶対値回路１１の出力の４ビットデー
タとの部分積を出力する。ＡＮＤゲート４２〜４５は絶
対値回路１０の出力の第４位ビットと、絶対値回路１１
の出力の４ビットデータとの部分積を出力する。シフト
加算結果の最下位ビットとして、２２の部分積出力が２
の補数変換回路へ出力される。シフト加算結果の第２位
ビットとして、２３の部分積出力と２６の部分積出力が
３０の半加算器により加算され、２の補数変換回路へ出
力される。シフト加算結果の第３位ビットとして、２４
の部分積出力と２７の部分積出力と３４の部分積出力、
及び３０の半加算器の繰り上げ信号が３１の全加算器と
３８の半加算器により加算され、２の補数変換回路へ出
力される。シフト加算結果の第４位ビットとして、２５
の部分積出力と２８の部分積出力と３５の部分積出力と
４２の部分積出力、及び３１の全加算器の繰り上げ信号
と３８の半加算器の繰り上げ信号が３２、３９、４６の
半加算器により加算され２の補数変換回路へ出力され
る。シフト加算結果の第５位ビットとして、２９の部分
積出力と３６の部分積出力と４３の部分積出力、及び３
２の全加算器の繰り上げ信号と３９の全加算器の繰り上
げ信号と４６の半加算器の繰り上げ信号が３３の半加算
器、４０、４７の全加算器により加算された信号と、絶
対値回路１０、１１の各々の最下位ビットのデータが補
正データ発生回路のＯＲゲート７２に入力され発生され
た補正データが、データ選択回路５０に入力され、いず
れか一方のデータが選択され、２の補数変換回路へ出力
される。乗算結果の第６位ビットとして、３７の部分積
出力と４４の部分積出力、及び３３の半加算器の繰り上
げ信号と４０の全加算器の繰り上げ信号と４７の全加算
器の繰り上げ信号が４１、４８、の全加算器により加算
された信号と、絶対値回路１０、１１の各々の第２位ビ
ットのデータが補正データ発生回路のＯＲゲート７３に
入力され発生された補正データが、データ選択回路５１
に入力され、いずれか一方のデータが選択され２の補数
変換回路へ出力される。乗算結果の第７位ビットとし
て、４５の部分積出力及び４１の全加算器の繰り上げ信
号と４８の全加算器の繰り上げ信号が４９の全加算器に
より加算された信号と、絶対値回路１０、１１の各々の
第３位ビットのデータが補正データ発生回路のＯＲゲー
ト７４に入力され発生された補正データが、データ選択
回路５２に入力され、いずれか一方のデータが選択され
２の補数変換回路へ出力される。乗算結果の第８位ビッ
トとして、４９の全加算器の繰り上げ信号と、絶対値回
路１０、１１の各々の第４位ビットのデータが補正デー
タ発生回路のＯＲゲート７５に入力され発生された補正
データが、データ選択回路５３に入力され、いずれか一
方のデータが選択され２の補数変換回路へ出力される。
の出力の最下位ビットと、絶対値回路１１の出力の４ビ
ットデータとの部分積を出力する。ＡＮＤゲート２６〜
２９は絶対値回路１０の出力の第２位ビットと、絶対値
回路１１の出力の４ビットデータとの部分積を出力す
る。ＡＮＤゲート３４〜３７は絶対値回路１０の出力の
第３位ビットと、絶対値回路１１の出力の４ビットデー
タとの部分積を出力する。ＡＮＤゲート４２〜４５は絶
対値回路１０の出力の第４位ビットと、絶対値回路１１
の出力の４ビットデータとの部分積を出力する。シフト
加算結果の最下位ビットとして、２２の部分積出力が２
の補数変換回路へ出力される。シフト加算結果の第２位
ビットとして、２３の部分積出力と２６の部分積出力が
３０の半加算器により加算され、２の補数変換回路へ出
力される。シフト加算結果の第３位ビットとして、２４
の部分積出力と２７の部分積出力と３４の部分積出力、
及び３０の半加算器の繰り上げ信号が３１の全加算器と
３８の半加算器により加算され、２の補数変換回路へ出
力される。シフト加算結果の第４位ビットとして、２５
の部分積出力と２８の部分積出力と３５の部分積出力と
４２の部分積出力、及び３１の全加算器の繰り上げ信号
と３８の半加算器の繰り上げ信号が３２、３９、４６の
半加算器により加算され２の補数変換回路へ出力され
る。シフト加算結果の第５位ビットとして、２９の部分
積出力と３６の部分積出力と４３の部分積出力、及び３
２の全加算器の繰り上げ信号と３９の全加算器の繰り上
げ信号と４６の半加算器の繰り上げ信号が３３の半加算
器、４０、４７の全加算器により加算された信号と、絶
対値回路１０、１１の各々の最下位ビットのデータが補
正データ発生回路のＯＲゲート７２に入力され発生され
た補正データが、データ選択回路５０に入力され、いず
れか一方のデータが選択され、２の補数変換回路へ出力
される。乗算結果の第６位ビットとして、３７の部分積
出力と４４の部分積出力、及び３３の半加算器の繰り上
げ信号と４０の全加算器の繰り上げ信号と４７の全加算
器の繰り上げ信号が４１、４８、の全加算器により加算
された信号と、絶対値回路１０、１１の各々の第２位ビ
ットのデータが補正データ発生回路のＯＲゲート７３に
入力され発生された補正データが、データ選択回路５１
に入力され、いずれか一方のデータが選択され２の補数
変換回路へ出力される。乗算結果の第７位ビットとし
て、４５の部分積出力及び４１の全加算器の繰り上げ信
号と４８の全加算器の繰り上げ信号が４９の全加算器に
より加算された信号と、絶対値回路１０、１１の各々の
第３位ビットのデータが補正データ発生回路のＯＲゲー
ト７４に入力され発生された補正データが、データ選択
回路５２に入力され、いずれか一方のデータが選択され
２の補数変換回路へ出力される。乗算結果の第８位ビッ
トとして、４９の全加算器の繰り上げ信号と、絶対値回
路１０、１１の各々の第４位ビットのデータが補正デー
タ発生回路のＯＲゲート７５に入力され発生された補正
データが、データ選択回路５３に入力され、いずれか一
方のデータが選択され２の補数変換回路へ出力される。
【００１１】データ選択回路５０〜５３はデータ判定回
路の８２の出力を基に選択される。データ１２７が７７
のインバータゲートで反転された信号とデータ１２８が
７８のＮＡＮＤゲートに入力され、入力データ１１７〜
１２１が負の最大値の場合、即ちデータ１２７，１２８
が「１０」の場合のみ「０」を出力する。データ１３０
が７９のインバータゲートで反転された信号とデータ１
３１の信号が８０のＮＡＮＤゲートに入力され、入力デ
ータ１２２〜１２６が負の最大値の場合、即ちデータ１
３０，１３１が「１０」の場合のみ「０」を出力する。
この各々の出力が８２のＮＡＮＤゲートに入力され、少
なくともいずれか一方が「０」の場合、すなわち入力デ
ータの少なくともいずれか一方が負の最大値の場合に８
２の出力が「１」となるデータ選択回路の選択信号とし
て補正データ選択の信号をデータ選択回路に出力し、入
力データに負の最大値がない場合には、シフト加算回路
の結果を出力する信号をデータ選択回路に出力する。ま
た７８、８０の出力は、８１のＮＯＲゲートに入力さ
れ、８１の出力信号は、８４〜９０で構成される乗算結
果の上位２ビット発生の選択回路の選択信号として入力
される。
路の８２の出力を基に選択される。データ１２７が７７
のインバータゲートで反転された信号とデータ１２８が
７８のＮＡＮＤゲートに入力され、入力データ１１７〜
１２１が負の最大値の場合、即ちデータ１２７，１２８
が「１０」の場合のみ「０」を出力する。データ１３０
が７９のインバータゲートで反転された信号とデータ１
３１の信号が８０のＮＡＮＤゲートに入力され、入力デ
ータ１２２〜１２６が負の最大値の場合、即ちデータ１
３０，１３１が「１０」の場合のみ「０」を出力する。
この各々の出力が８２のＮＡＮＤゲートに入力され、少
なくともいずれか一方が「０」の場合、すなわち入力デ
ータの少なくともいずれか一方が負の最大値の場合に８
２の出力が「１」となるデータ選択回路の選択信号とし
て補正データ選択の信号をデータ選択回路に出力し、入
力データに負の最大値がない場合には、シフト加算回路
の結果を出力する信号をデータ選択回路に出力する。ま
た７８、８０の出力は、８１のＮＯＲゲートに入力さ
れ、８１の出力信号は、８４〜９０で構成される乗算結
果の上位２ビット発生の選択回路の選択信号として入力
される。
【００１２】８１の出力が「１」の場合すなわち入力デ
ータが両方とも負の最大値の場合データ１２８、データ
１２７の「１０」が９０、８７から出力される。それ以
外の場合は入力データの各々の最上位ビットの７６のＥ
Ｘ−ＯＲゲートの出力が、乗算結果が負の場合は「１
１」正の場合は「００」が９０、８７から出力される。
また入力データの少なくともいずれか一方が「００００
０」の場合データ１２８、データ１３１により、８３の
ＮＡＮＤゲートの出力が「１」となり９１、９２のＮＯ
Ｒゲートの出力が「００」となる。それ以外の場合は上
述の８７、９０の出力が反転されて出力され２の補数変
換回路の７０、７１に入力される。最下位ビットから第
８位ビットまでのデータは９２の出力が「１」すなわち
乗算結果が負の場合５４から６１のＥＸ−ＯＲゲートに
よりシフト加算部の出力を反転し、９１、９２の出力と
共に１０ビットのデータに「１」が６２から７１の加算
回路により加算され、２の補数表現の負のデータに変換
され、２の補数変換された乗算結果を得る。正の場合は
シフト加算部の出力及び１、９２の出力がそのまま出力
され、２の補数変換された乗算結果が得られる。
ータが両方とも負の最大値の場合データ１２８、データ
１２７の「１０」が９０、８７から出力される。それ以
外の場合は入力データの各々の最上位ビットの７６のＥ
Ｘ−ＯＲゲートの出力が、乗算結果が負の場合は「１
１」正の場合は「００」が９０、８７から出力される。
また入力データの少なくともいずれか一方が「００００
０」の場合データ１２８、データ１３１により、８３の
ＮＡＮＤゲートの出力が「１」となり９１、９２のＮＯ
Ｒゲートの出力が「００」となる。それ以外の場合は上
述の８７、９０の出力が反転されて出力され２の補数変
換回路の７０、７１に入力される。最下位ビットから第
８位ビットまでのデータは９２の出力が「１」すなわち
乗算結果が負の場合５４から６１のＥＸ−ＯＲゲートに
よりシフト加算部の出力を反転し、９１、９２の出力と
共に１０ビットのデータに「１」が６２から７１の加算
回路により加算され、２の補数表現の負のデータに変換
され、２の補数変換された乗算結果を得る。正の場合は
シフト加算部の出力及び１、９２の出力がそのまま出力
され、２の補数変換された乗算結果が得られる。
【００１３】
【発明の効果】以上、説明したように本発明の乗算回路
を用いることにより、５ビット×５ビットの乗算回路を
構成する場合、単位演算回路が２５個必要であったとこ
ろを、２６個の単位演算回路により構成することがで
き、乗算ビット長が５ビットから４ビットに、加算段数
のが５段から４段に減少し、減少分の乗算速度の最遅延
速度が改善される。よって回路構成が従来より小規模で
且つ、再遅延速度が改善されるという効果を有する。
を用いることにより、５ビット×５ビットの乗算回路を
構成する場合、単位演算回路が２５個必要であったとこ
ろを、２６個の単位演算回路により構成することがで
き、乗算ビット長が５ビットから４ビットに、加算段数
のが５段から４段に減少し、減少分の乗算速度の最遅延
速度が改善される。よって回路構成が従来より小規模で
且つ、再遅延速度が改善されるという効果を有する。
【図１】本発明のブロック図。
【図２】本発明の実施例の回路図。
【図３】従来技術のブロック図。
【図４】従来技術の乗算手法を表す図。
【図５】乗算回路の構成を示す図。
１，２ 絶対値回路 ３ シフト加算回路 ４ 補正データ発生回路 ５，６ データ判定回路 ８ 符号発生回路 ９ ２つの補数変換回路
Claims (4)
- 【請求項１】 Ｎビットの常数データとＭビットの被乗
数データとを乗算する乗算回路において、前記乗数デー
タ及び被乗数データとをそれぞれ絶対値化して所定の上
位ビットを取り除く手段と、前記乗数データ及び被乗数
データのそれぞれについて、「０」，「負の最大値」ま
たは「０または負の最大値のいずれでもないデータ」の
いずれであるかを判別する手段と、前記取り除く手段か
らの２つの出力信号を乗算する手段と、前記乗数データ
及び被乗数データから乗算結果の所定の上位ビットを発
生する手段とを有する乗算回路。 - 【請求項２】 前記乗数データ及び被乗数データに応じ
て前記乗算する手段からの出力を補正する手段をさらに
有することを特徴とする請求項１記載の乗算回路。 - 【請求項３】 前記絶対値化する手段は前記乗数データ
及び被乗数データに応じてそれぞれＮ−１ビット及びＭ
−１ビットのデータを出力し、前記補正する手段は前記
Ｎ−１ビット及びＭ−１ビットのデータを入力されるこ
とを特徴とする請求項２記載の乗算回路。 - 【請求項４】 前記発生する手段は前記判別する手段の
出力を入力され、前記補正する手段は前記判別する手段
の出力をさらに入力されていることを特徴とする請求項
３記載の乗算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129857A JP3071607B2 (ja) | 1993-06-01 | 1993-06-01 | 乗算回路 |
| US08/251,050 US5467296A (en) | 1993-06-01 | 1994-05-31 | High-speed small digital multiplier |
| CA002124737A CA2124737C (en) | 1993-06-01 | 1994-05-31 | High-speed small digital multiplier |
| KR1019940012265A KR0135487B1 (ko) | 1993-06-01 | 1994-06-01 | 고속 소형 디지탈 곱셈기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129857A JP3071607B2 (ja) | 1993-06-01 | 1993-06-01 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06342367A true JPH06342367A (ja) | 1994-12-13 |
| JP3071607B2 JP3071607B2 (ja) | 2000-07-31 |
Family
ID=15019988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5129857A Expired - Lifetime JP3071607B2 (ja) | 1993-06-01 | 1993-06-01 | 乗算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5467296A (ja) |
| JP (1) | JP3071607B2 (ja) |
| KR (1) | KR0135487B1 (ja) |
| CA (1) | CA2124737C (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6347326B1 (en) | 1999-03-02 | 2002-02-12 | Philips Electronics North America Corporation | N bit by M bit multiplication of twos complement numbers using N/2+1 X M/2+1 bit multipliers |
| KR100403194B1 (ko) * | 2000-06-21 | 2003-10-23 | 주식회사 에이디칩스 | 승산장치 |
| US7124237B2 (en) * | 2002-10-03 | 2006-10-17 | Seagate Technology Llc | Virtual machine emulation in the memory space of a programmable processor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696330A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Multiplication control system |
| JPS60258644A (ja) * | 1984-06-05 | 1985-12-20 | Fujitsu Ltd | 乗算装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979350A (ja) * | 1982-10-29 | 1984-05-08 | Toshiba Corp | 浮動小数点演算装置 |
| US4722066A (en) * | 1985-07-30 | 1988-01-26 | Rca Corporation | Digital signal overflow correction apparatus |
| JP2600293B2 (ja) * | 1988-06-10 | 1997-04-16 | 日本電気株式会社 | オーバーフロー補正回路 |
| JP3076046B2 (ja) * | 1989-01-31 | 2000-08-14 | 日本電気株式会社 | 例外検出回路 |
| US5262973A (en) * | 1992-03-13 | 1993-11-16 | Sun Microsystems, Inc. | Method and apparatus for optimizing complex arithmetic units for trivial operands |
-
1993
- 1993-06-01 JP JP5129857A patent/JP3071607B2/ja not_active Expired - Lifetime
-
1994
- 1994-05-31 US US08/251,050 patent/US5467296A/en not_active Expired - Fee Related
- 1994-05-31 CA CA002124737A patent/CA2124737C/en not_active Expired - Fee Related
- 1994-06-01 KR KR1019940012265A patent/KR0135487B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696330A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Multiplication control system |
| JPS60258644A (ja) * | 1984-06-05 | 1985-12-20 | Fujitsu Ltd | 乗算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2124737C (en) | 1998-07-14 |
| JP3071607B2 (ja) | 2000-07-31 |
| US5467296A (en) | 1995-11-14 |
| CA2124737A1 (en) | 1994-12-02 |
| KR950001480A (ko) | 1995-01-03 |
| KR0135487B1 (ko) | 1998-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5426598A (en) | Adder and multiplier circuit employing the same | |
| JP2006227939A (ja) | 演算装置 | |
| JP2608165B2 (ja) | ディジタル信号処理システムにおける実時間２の補数コードの乗算方法及び装置 | |
| JPH06342367A (ja) | 乗算回路 | |
| US7003544B1 (en) | Method and apparatus for generating a squared value for a signed binary number | |
| US5485413A (en) | Multiplier utilizing the booth algorithm | |
| JPH0464091B2 (ja) | ||
| JPH0511980A (ja) | 桁あふれ検出方式とその回路 | |
| JPH08314697A (ja) | 符号付き／符号なし数兼用乗算器 | |
| JP2509279B2 (ja) | 浮動小数点数一固定小数点数変換装置 | |
| JP2682142B2 (ja) | 乗算装置 | |
| JP2645422B2 (ja) | 浮動小数点演算処理装置 | |
| JP2606326B2 (ja) | 乗算器 | |
| JP2606339B2 (ja) | 乗算器 | |
| JP2803506B2 (ja) | 除算器 | |
| JP3190826B2 (ja) | 積和演算装置 | |
| JP3231298B2 (ja) | 乗算装置 | |
| JP4042215B2 (ja) | 演算処理装置およびその方法 | |
| JP2734438B2 (ja) | 乗算装置 | |
| JP3106767B2 (ja) | 乗算方法及び乗算回路 | |
| JP3482102B2 (ja) | 絶対値距離演算回路 | |
| JPS60160438A (ja) | 除算装置 | |
| JPH05108308A (ja) | 乗算回路 | |
| JPH0527949A (ja) | 浮動小数点乗算における指数部演算回路 | |
| JPH06214761A (ja) | 部分積発生方法及びその回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960827 |