KR950001480A - 고속 소형 디지탈 곱셈기 - Google Patents
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Abstract
디지탈 곱셈기는 그의 소자 비트들을 감소하기 위해 피승수(m-비트)와 승수(n-비트)를 절대화하고, 부호 비트 없이 곱을 생성하기 위해 절대화 승수(n-1)비트들)로 절대화 피승수(m-1)비트들)를 곱하고, 부호 비트들(2비트들)은 피승수와 피승수로부터 독립적인 승수로부터 생성되고, 부호 비트들은 곱을 표시하는 데이타 코드에 가산되며, 부분 곱을 생성하기 위한 연산 장치(13)의 소자 회로들도 감소되어, 곱셈의 속도가 증가된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 디지탈 곱셈기의 구성을 도시한 블럭도, 제6도는 제5도에 도시된 디지탈 곱셈기의 구성을 도시한 논리도.
Claims (3)
- [(m+n)비트 데이타 코드; 10비트 데이타 코드]곱을 생성하기 위해 피승수를 표시하는 제1 다중 비트 데이타 코드(m-비트; x1-x5)와 승수를 표시하는 제2 다중 비트 데이타 코드(n-비트; y1-y5)로서, 2의 보수 표시로 상기 피승수와 상기 승수를 나타내는 상기 제1 다중 비트 데이타 코드와 상기 제2 다중 비트 데이타 코드가 공급되는 곱셈기에 있어서, a) 상기 제1 다중 비트 데이타 코드보다 비트의 수가 작은 제3 다중 비트 데이타 코드[(m-1)비트들; AB2)]로 나타내는 상기 피승수를 절대화하도록 동작하는 제1 절대화 장치(12;22) ; b) 상기 제2다중 비트 데이타 코드보다 비트의 수가 작은 제4 다중 비트 데이타 코드[(n-1)비트들; AB1)로 나타내는 상기 승수를 절대화하도록 동작하는 제2 절대화 장치(11;21) ; c) 하위 비트와 상위 비트로 분할되는 제5 다중 비트 데이타 코드로 부호 비트 없이 나타나는 곱을 생성하기 위해 상기 제4 다중 비트 데이타 코드로 나타내는 상기 승수로 상기 제3 다중 비트 데이타 코드로 나타내는 상기 피승수를 곱하도록 동작하는 연산 장치(13;23) ; d) 상기 피승수와 상기 승수 모두가 각각의 최대 음의 값을 갖는지 여부와 상기 피승수와 상기 승수중의 적어도 하나가 0인지 여부를 결정하도록 동작하고, 이 결정에 따라 부호 비트들(DS1/DS2; G40/G42)를 생성하는 부호 발생 수단(18; G27/G34-G42); 및 e) 상위 또는 보정 비트들, 하위 비트들 및 상기 부호 비트들로부터 2의 보수 표시로 상기 곱을 표시하는 제6 다중 비트 데이타 코드를 생성하도록 동작하는 변환 장치(19; 27)을 포함하는 것을 특징으로 하는 디지탈 곱셈기.
- 제1항에 있어서, f) 상기 피승수와 상기 승수중의 적어도 하나가 상기 최대 음의 값을 표시하는 선택 신호를 생성하기 위한 최대 음의 값을 갖는지를 결정하도록 동작하는 값 판별 수단(14/15; G28-G33) ; g) 상기 최대 음의 값에 대한 보정 비트들을 생성하도록 동작하는 데이타 보정기(16:25); 및 h) 상기 보정 비트들로 상기 상위 비트들을 대치하기 위해 상기 선택 신호에 응답하는 데이타 선택기(17;26)을 더 포함하는 것을 특징으로 하는 디지탈 곱셈기.
- 제1항에 있어서, 상기 연산 장치(23)이 부분 곱들을 생성하기 위해 상기 제3다중 비트 데이타 코드(AB2)의 비트들과 상기 제4다중 비트 데이타 코드(AB1)의 비트들이 선택적으로 공급되고, 각각이 논리 게이트의 선행 행으로부터의 하나의 논리 게이트 만큼 오프셋되는 논리 게이트들(G11-G14/G15-G18/G19-G22/G23-G26)의 행들, 및 상기 제4다중 비트 데이타 코드의 최하위 비트가 공급되는 논리 게이트들(G11-G14)의 행을 제외한 상기 논리 게이트들의 행들과 연관되고, 각각의 가산기가 선행 행내의 가산기들중 하나의 가산기로부터 공급된 합과 동일한 행의 가산기의 하나로부터 공급된 올림을 상기 연관된 논리 게이트로부터 공급된 부분 곱에 가산하도록 동작하는 가산기(AD1-AD4/AD5-AD8/AD9-AD12)의 행을 포함하는 것을 특징으로 하는 디지탈 곱셈기.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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