JPS63259767A - 平均値回路 - Google Patents
平均値回路Info
- Publication number
- JPS63259767A JPS63259767A JP9317387A JP9317387A JPS63259767A JP S63259767 A JPS63259767 A JP S63259767A JP 9317387 A JP9317387 A JP 9317387A JP 9317387 A JP9317387 A JP 9317387A JP S63259767 A JPS63259767 A JP S63259767A
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- Japan
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- Pending
Links
- 238000012935 Averaging Methods 0.000 title description 4
- 239000000284 extract Substances 0.000 claims abstract description 6
- 230000000295 complement effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- LMYSNFBROWBKMB-UHFFFAOYSA-N 4-[2-(dipropylamino)ethyl]benzene-1,2-diol Chemical compound CCCN(CCC)CCC1=CC=C(O)C(O)=C1 LMYSNFBROWBKMB-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野)
この発明は、2の補数に基づいて入力されるディジタル
データの平均値を演算する平均値回路に関するものであ
る。
データの平均値を演算する平均値回路に関するものであ
る。
(従来の技術)
従来、入力されるディジタルデータを演算処理する場合
、例えば減算処理する場合には入力するディジタルデー
タの2の補数との加算処理に置換して処理している。こ
のため、平均値を演算する場合に、負のデータがある場
合には上記の2の補数を利用して演算処理を行った後、
データシフト処理を行って所望とする平均値を演算して
いた。
、例えば減算処理する場合には入力するディジタルデー
タの2の補数との加算処理に置換して処理している。こ
のため、平均値を演算する場合に、負のデータがある場
合には上記の2の補数を利用して演算処理を行った後、
データシフト処理を行って所望とする平均値を演算して
いた。
〔発明が解決しようとする問題点)
ところが、2の補数を利用して演算処理を行った値にシ
フト処理を実行すると、演算値が誤った値となってしま
うので、通常はオフセットバイナリに変換する処理を行
って所望とする平均値を演算する。このため、回路のゲ
ート数が非常に多くなり回路規模が大型化してしまう等
の問題点があった。
フト処理を実行すると、演算値が誤った値となってしま
うので、通常はオフセットバイナリに変換する処理を行
って所望とする平均値を演算する。このため、回路のゲ
ート数が非常に多くなり回路規模が大型化してしまう等
の問題点があった。
この発明は、上記の問題点を解消するためになされたも
ので、2の補数を利用して演算処理を行う場合に、最上
位ビットのビット状態と桁上げビットの状態に基づいて
最上位ビットデータを決定することにより、簡素な回路
構成で平均値を正確に演算できる平均値回路を得ること
を目的とする。
ので、2の補数を利用して演算処理を行う場合に、最上
位ビットのビット状態と桁上げビットの状態に基づいて
最上位ビットデータを決定することにより、簡素な回路
構成で平均値を正確に演算できる平均値回路を得ること
を目的とする。
〔問題点を解決するための手段]
この発明に係る平均値回路は、入力される複数のディジ
タルデータの各最上位ビットデータを抽出して排他的論
理和を演算する第1の排他的論理和手段と、入力される
複数のディジタルデータの加算値を演算する加算手段と
、この加算手段により演算された加算値の桁上げビット
データと第1の排他的論理和手段の演算データとの排他
的論理和を演算し、加算手段により演算された加算値デ
ータの最上位ビットデータを決定する第2の排他的論理
和手段とを設けたものである。
タルデータの各最上位ビットデータを抽出して排他的論
理和を演算する第1の排他的論理和手段と、入力される
複数のディジタルデータの加算値を演算する加算手段と
、この加算手段により演算された加算値の桁上げビット
データと第1の排他的論理和手段の演算データとの排他
的論理和を演算し、加算手段により演算された加算値デ
ータの最上位ビットデータを決定する第2の排他的論理
和手段とを設けたものである。
この発明においては、第1の排他的論理和手段が入力さ
れる複数のディジタルデータの各最上位ビットデータを
抽出して排他的論理和を演算し、加算手段が入力される
複数のディジタルデータの加算値を演算し、第2の排他
的論理和手段が加算手段により演算された加算値の桁上
げビットデータと第1の排他的論理和手段の演算データ
との排他的論理和を演算し、加算手段により演算された
加算値データの最上位ビットデータを決定する。
れる複数のディジタルデータの各最上位ビットデータを
抽出して排他的論理和を演算し、加算手段が入力される
複数のディジタルデータの加算値を演算し、第2の排他
的論理和手段が加算手段により演算された加算値の桁上
げビットデータと第1の排他的論理和手段の演算データ
との排他的論理和を演算し、加算手段により演算された
加算値データの最上位ビットデータを決定する。
(実施例〕
第1図はこの発明の一実施例を示す平均値回路の構成を
説明する論理回路図であり、1a、lbはパラレルデー
タ源で、全加算器2にnビットのディジタルパラレルデ
ータDPDA、DPDBを送出する。3はこの発明の第
1の排他的論理和演算手段となる排他的論理和ゲートで
、パラレルデータ源1a、Ibから送出されるnビット
のディジタルパラレルデータDPDA、DPDB中の最
上位ビットデータMSBA、MSBBとの排他的論理和
を演算する。4はこの発明の第2の排他的論理和演算手
段となる排他的論理和ゲートで、全加算器2の加算結果
に基づく桁上げビットデータCOと排他的論理和ゲート
3の出力との排他的論理和演算を実行し、全加算器2の
加算データDMSB ””’ D LSBの最上位ビッ
トデータ(平均値データの最上位ビット)NMSBを出
力する。なお、全加算器2の加算データD MSB ”
”’ D LSBは下位ビット方向に1ビツトシフトさ
れ、加算データI)MsB−1−D Lllll−1が
平均値データNMSB−1〜NLSBとして上記最上位
ビットデータNMS Bとともに出力されることになる
。
説明する論理回路図であり、1a、lbはパラレルデー
タ源で、全加算器2にnビットのディジタルパラレルデ
ータDPDA、DPDBを送出する。3はこの発明の第
1の排他的論理和演算手段となる排他的論理和ゲートで
、パラレルデータ源1a、Ibから送出されるnビット
のディジタルパラレルデータDPDA、DPDB中の最
上位ビットデータMSBA、MSBBとの排他的論理和
を演算する。4はこの発明の第2の排他的論理和演算手
段となる排他的論理和ゲートで、全加算器2の加算結果
に基づく桁上げビットデータCOと排他的論理和ゲート
3の出力との排他的論理和演算を実行し、全加算器2の
加算データDMSB ””’ D LSBの最上位ビッ
トデータ(平均値データの最上位ビット)NMSBを出
力する。なお、全加算器2の加算データD MSB ”
”’ D LSBは下位ビット方向に1ビツトシフトさ
れ、加算データI)MsB−1−D Lllll−1が
平均値データNMSB−1〜NLSBとして上記最上位
ビットデータNMS Bとともに出力されることになる
。
次に第2図および第3図を参照しながらこの発明による
平均値演算処理動作について説明する。
平均値演算処理動作について説明する。
第2図は2の補数に基づく平均値演算処理によるビット
データ変動を説明する図であり、同図(a)は正の数と
正の数とに基づく平均処理を示し、例えばr7+4Jの
加算値を「2」で割る演算に相当する。同図(b)は正
の数と負の数とに基づく平均処理を示し、例えば’7+
(−4)Jの加算値を「2」で割る演算に相当する。
データ変動を説明する図であり、同図(a)は正の数と
正の数とに基づく平均処理を示し、例えばr7+4Jの
加算値を「2」で割る演算に相当する。同図(b)は正
の数と負の数とに基づく平均処理を示し、例えば’7+
(−4)Jの加算値を「2」で割る演算に相当する。
同図(c)は負の数と正の数とに基づく平均処理を示し
、例えばr (−7)+4Jの加算値を「2」で割る演
算に相当する。同図(d)は負の数と負の数とに基づく
平均処理を示し、例えばr(−7)+(−4)Jの加算
値を「2」で割る演算に相当する。
、例えばr (−7)+4Jの加算値を「2」で割る演
算に相当する。同図(d)は負の数と負の数とに基づく
平均処理を示し、例えばr(−7)+(−4)Jの加算
値を「2」で割る演算に相当する。
この図から分かるように、例えば同図(a)および同図
(d)のように、同符号のディジタルデータの加算によ
る平均値は、加算値を単純にシフトすれば、正しい平均
値を求めることがで診るが、例えば同図(a)および同
図(d)のように、異符号のディジタルデータの加算に
よる平均値は、加算値を単純にシフトしても正しい平均
値が得られない。これらの関係から第3図に示す真理値
テーブルが得られる。
(d)のように、同符号のディジタルデータの加算によ
る平均値は、加算値を単純にシフトすれば、正しい平均
値を求めることがで診るが、例えば同図(a)および同
図(d)のように、異符号のディジタルデータの加算に
よる平均値は、加算値を単純にシフトしても正しい平均
値が得られない。これらの関係から第3図に示す真理値
テーブルが得られる。
第3図は第1図に示した排他的論理和ゲート3.4に入
力される最上位ビットデータMSBA、MSBBと全加
算器2から出力される桁上げビットデータCOとの関係
を説明する真理値関係図を示し、第1図と同一のものに
は同じ符号を付しである。
力される最上位ビットデータMSBA、MSBBと全加
算器2から出力される桁上げビットデータCOとの関係
を説明する真理値関係図を示し、第1図と同一のものに
は同じ符号を付しである。
例えば第2図(b)に示したように、「7+(−4)J
の加算値を「2」で割る演算を行う場合には、まず「7
」の4ビツトの2進数「0111」と「−4」の4ビツ
トの2進数の補数r l100Jとの最上位ビットデー
タMSBA、MSBBが第1図に示した排他的論理和ゲ
ート3に入力されるため、第3図の真理値テーブルが示
すように「1」が後段の排他的論理和ゲート4の一方に
入力される。一方、全加算器2においては、桁上げが発
生するため、桁上げビットデータCOが「1」となり、
排他的論理和ゲート4においては、排他的論理和ゲート
3の出力データY(内容’IJ2)と桁上げビットデー
タCOが「1」2との排他的論理和が演算され、最上位
ビットデータ(平均値データの最上位ビット)NMSB
(rO」2 )を出力し、全加算器2の加算値データ
のシフトデータとにより最終的な平均値ディジタルデー
タ「0001」が得られる。
の加算値を「2」で割る演算を行う場合には、まず「7
」の4ビツトの2進数「0111」と「−4」の4ビツ
トの2進数の補数r l100Jとの最上位ビットデー
タMSBA、MSBBが第1図に示した排他的論理和ゲ
ート3に入力されるため、第3図の真理値テーブルが示
すように「1」が後段の排他的論理和ゲート4の一方に
入力される。一方、全加算器2においては、桁上げが発
生するため、桁上げビットデータCOが「1」となり、
排他的論理和ゲート4においては、排他的論理和ゲート
3の出力データY(内容’IJ2)と桁上げビットデー
タCOが「1」2との排他的論理和が演算され、最上位
ビットデータ(平均値データの最上位ビット)NMSB
(rO」2 )を出力し、全加算器2の加算値データ
のシフトデータとにより最終的な平均値ディジタルデー
タ「0001」が得られる。
同様に、第2図(C)の場合のように、「(−7)+4
Jの加算値を「2」で割る演算を行う場合には、まず「
−7」の4ビツトの2進数の補数r1001Jと「4」
の4ビツトの2進数「0100Jとの最上位ビットデー
タMSBA、MSBBが第1図に示した排他的論理和ゲ
ート3に入力されるため、第3図の真理値テーブルが示
すように「1」が後段の排他的論理和ゲート4の一方に
入力される。一方、全加算器2においては、桁上げが発
生するため、桁上げビットデータcoが「0」となり、
排他的論理和ゲート4においては、排他的論理和ゲート
3の出力データY(内容’IJ2)と桁上げビットデー
タCOが「0」2との排他的論理和が演算され、最上位
ビットデータ(平均値データの最上位ビット)NMSB
(’IJ2)を出力し、全加算器2の加算値データのシ
フトデータとにより最終的な平均値ディジタルデータr
t i t OJが得られる。
Jの加算値を「2」で割る演算を行う場合には、まず「
−7」の4ビツトの2進数の補数r1001Jと「4」
の4ビツトの2進数「0100Jとの最上位ビットデー
タMSBA、MSBBが第1図に示した排他的論理和ゲ
ート3に入力されるため、第3図の真理値テーブルが示
すように「1」が後段の排他的論理和ゲート4の一方に
入力される。一方、全加算器2においては、桁上げが発
生するため、桁上げビットデータcoが「0」となり、
排他的論理和ゲート4においては、排他的論理和ゲート
3の出力データY(内容’IJ2)と桁上げビットデー
タCOが「0」2との排他的論理和が演算され、最上位
ビットデータ(平均値データの最上位ビット)NMSB
(’IJ2)を出力し、全加算器2の加算値データのシ
フトデータとにより最終的な平均値ディジタルデータr
t i t OJが得られる。
このように、排他的論理和ゲート3.4とにより2の補
数に基づく平均値処理を正確に実行することが可能とな
る。
数に基づく平均値処理を正確に実行することが可能とな
る。
以上説明したように、この発明は入力される複数のディ
ジタルデータの各最上位ビットデータを抽出して排他的
論理和を演算する第1の排他的論理和手段と、入力され
る複数のディジタルデータの加算値を演算する加算手段
と、この加算手段により演算された加算値の桁上げビッ
トデータと第1の排他的論理和手段の演算データとの排
他的論理和を演算し、加算手段により演算された加算値
データの最上位ビットデータを決定する第2の排他的論
理和手段とを設けたので、簡便な回路構成で2の補数に
基づく平均値処理を正確に実行でき、演算回路の構成を
大幅に簡素化できる優れた利点を有する。
ジタルデータの各最上位ビットデータを抽出して排他的
論理和を演算する第1の排他的論理和手段と、入力され
る複数のディジタルデータの加算値を演算する加算手段
と、この加算手段により演算された加算値の桁上げビッ
トデータと第1の排他的論理和手段の演算データとの排
他的論理和を演算し、加算手段により演算された加算値
データの最上位ビットデータを決定する第2の排他的論
理和手段とを設けたので、簡便な回路構成で2の補数に
基づく平均値処理を正確に実行でき、演算回路の構成を
大幅に簡素化できる優れた利点を有する。
第1図はこの発明の一実施例を示す平均値回路の構成を
説明する論理回路図、第2図は2の補数に基づく平均値
演算処理によるビットデータ変動を説明する図、第3図
は第1図に示した排他的論理和ゲートに入力される最上
位ビットデータと全加算器から出力される桁上げビット
データとの関係を示す真理値関係図である。 図中、1a、1bはパラレルデータ源、2は全加算器、
3.4は排他的論理和ゲートである。 第1図 1月 第3図 /11;Q − 010(20篇数表現)
説明する論理回路図、第2図は2の補数に基づく平均値
演算処理によるビットデータ変動を説明する図、第3図
は第1図に示した排他的論理和ゲートに入力される最上
位ビットデータと全加算器から出力される桁上げビット
データとの関係を示す真理値関係図である。 図中、1a、1bはパラレルデータ源、2は全加算器、
3.4は排他的論理和ゲートである。 第1図 1月 第3図 /11;Q − 010(20篇数表現)
Claims (1)
- ビットシフトを実行して平均値を演算する平均値回路に
おいて、入力される複数のディジタルデータの各最上位
ビットデータを抽出して排他的論理和を演算する第1の
排他的論理和手段と、入力される複数のディジタルデー
タの加算値を演算する加算手段と、この加算手段により
演算された加算値の桁上げビットデータと前記第1の排
他的論理和手段の演算データとの排他的論理和を演算し
、前記加算手段により演算された加算値データの最上位
ビットデータを決定する第2の排他的論理和手段とを具
備したことを特徴とする平均値回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9317387A JPS63259767A (ja) | 1987-04-17 | 1987-04-17 | 平均値回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9317387A JPS63259767A (ja) | 1987-04-17 | 1987-04-17 | 平均値回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63259767A true JPS63259767A (ja) | 1988-10-26 |
Family
ID=14075177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9317387A Pending JPS63259767A (ja) | 1987-04-17 | 1987-04-17 | 平均値回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63259767A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0374061U (ja) * | 1989-11-22 | 1991-07-25 | ||
JP2020095595A (ja) * | 2018-12-14 | 2020-06-18 | 富士通株式会社 | 情報処理システム及び情報処理システムの制御方法 |
JP2020190894A (ja) * | 2019-05-21 | 2020-11-26 | 富士通株式会社 | 演算処理装置、プログラム、及び演算処理装置の制御方法 |
-
1987
- 1987-04-17 JP JP9317387A patent/JPS63259767A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0374061U (ja) * | 1989-11-22 | 1991-07-25 | ||
JP2020095595A (ja) * | 2018-12-14 | 2020-06-18 | 富士通株式会社 | 情報処理システム及び情報処理システムの制御方法 |
US11297127B2 (en) | 2018-12-14 | 2022-04-05 | Fujitsu Limited | Information processing system and control method of information processing system |
JP2020190894A (ja) * | 2019-05-21 | 2020-11-26 | 富士通株式会社 | 演算処理装置、プログラム、及び演算処理装置の制御方法 |
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