JPS6265131A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPS6265131A JPS6265131A JP60205715A JP20571585A JPS6265131A JP S6265131 A JPS6265131 A JP S6265131A JP 60205715 A JP60205715 A JP 60205715A JP 20571585 A JP20571585 A JP 20571585A JP S6265131 A JPS6265131 A JP S6265131A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- multiplier
- multiplicand
- circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル乗算器に関し、特に高速演算を要求さ
れる乗算器に関する。
れる乗算器に関する。
従来のデジタル乗算器の１つとして、第５図に示すよう
に、部分積回路、部分和回路およびフリップフロップ回
路により構成される乗ＩＲ器が知られている。第５図の
動作について説明すると、先づ被乗数の最下位ビットＡ
ｌ と乗数Ｂ、・Ｈ，の積を部分積回路Ｍ、、・・、Ｍ
ｌによシ演算を行い、その結果をフリップフロップ回路
Ｆオ〜Ｆ１により１ビツト右側にシフトさせ出力する。
に、部分積回路、部分和回路およびフリップフロップ回
路により構成される乗ＩＲ器が知られている。第５図の
動作について説明すると、先づ被乗数の最下位ビットＡ
ｌ と乗数Ｂ、・Ｈ，の積を部分積回路Ｍ、、・・、Ｍ
ｌによシ演算を行い、その結果をフリップフロップ回路
Ｆオ〜Ｆ１により１ビツト右側にシフトさせ出力する。
これと同時に部分和回路Ａｔ −Ａｗ＆ ７ リップフ
ロップ回路ドｌ°〜に′、°からなるキャリイ保持付き
加算器によりｅ下位の演算結果よシｊ１次上位の桁との
加算を行う。
ロップ回路ドｌ°〜に′、°からなるキャリイ保持付き
加算器によりｅ下位の演算結果よシｊ１次上位の桁との
加算を行う。
この操作をＭ回繰返すことによシ乗算が行なわれる。１
だ、他の従来例として第６図の乗算器が知られている。
だ、他の従来例として第６図の乗算器が知られている。
第６図において、先づ乗数の最下位ビットＢ１ と被
乗数Ａ、・・・Ａｌの積を乗算セルＭ １ ｙ 。
乗数Ａ、・・・Ａｌの積を乗算セルＭ １ ｙ 。
・・・、ＭＨにて行う。次に乗数の下位２ビット目Ｂ、
と被乗数Ａ、・・・Ａ、の槓を乗算セルＭ２ Ｍ 、・
・９Ｍ！！にて演算をし、前記Ｂ１と被乗数との積の結
果との和を求める。以下同様に乗数の各ビットと被乗数
との積及び１ビツト下位の一演算結果との和を求めてい
く。
と被乗数Ａ、・・・Ａ、の槓を乗算セルＭ２ Ｍ 、・
・９Ｍ！！にて演算をし、前記Ｂ１と被乗数との積の結
果との和を求める。以下同様に乗数の各ビットと被乗数
との積及び１ビツト下位の一演算結果との和を求めてい
く。
上述した前者の方法は、クリップフロップ回路による直
列型演算であるため、演算速度が乗数、被乗数の桁数、
フリツプフロツプ間の衆人遅延で制約を受け、高速演算
に適さないという欠点がある。また、後者の方法は並列
処理で行なわれるため高速演算に適するが、第６図に示
す如＜ＭＸＮ個の乗算セルが必要となるためハードウェ
ア量が大きくなるという欠点がある。
列型演算であるため、演算速度が乗数、被乗数の桁数、
フリツプフロツプ間の衆人遅延で制約を受け、高速演算
に適さないという欠点がある。また、後者の方法は並列
処理で行なわれるため高速演算に適するが、第６図に示
す如＜ＭＸＮ個の乗算セルが必要となるためハードウェ
ア量が大きくなるという欠点がある。
本発明は、従来例における直列型演算器の高速化の問題
および並列型乗算器のハードウェア量の問題を解決する
ことを目的としている。
および並列型乗算器のハードウェア量の問題を解決する
ことを目的としている。
本発明の乗算器は、Ｍビットの被乗数とＮビットの乗数
の乗算を行う乗算器であり、前記Ｍビットの被乗数が一
方の入力に接続され、他方の入力にはそれぞれ前記Ｎビ
ットの乗数の各ビットが接続され、該Ｎビットの乗数の
各ビットの値に応じて出力が制御されるＮ個のゲート回
路群と、該ゲート回路群の総和をとる加算手段を備えた
ことを特徴とする。
の乗算を行う乗算器であり、前記Ｍビットの被乗数が一
方の入力に接続され、他方の入力にはそれぞれ前記Ｎビ
ットの乗数の各ビットが接続され、該Ｎビットの乗数の
各ビットの値に応じて出力が制御されるＮ個のゲート回
路群と、該ゲート回路群の総和をとる加算手段を備えた
ことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明による乗算器の一実施例を示す。
第１図において’ｌ＋ｄ！＋・・・ｄ、は各々被乗算数
Ａｌ１ＩＡｌｌｌ−１・・・Ａｔ （Ａｍ ：最上位ピ
ッ） 、Ａｌ：最下位ビット）の１／２倍回路、 １／
２”倍回路、・・・１／２Ｎ倍回路であり、後述するよ
うにゲート回路群からなる。加算器ａはｄ１〜ｄ、の各
々の出力値を加算するためのものである。１／２倍回路
、〜１／２Ｎ倍回路は簡単な回路構成で実現でき、その
−例を第２図（ａｌ 、 （ｂ）に示す。第２図＋ａｌ
は１／２倍回路を示し、被乗数Ａ１・・Ａ、は下位方向
へ１ピツトシフトしたのち各々ＡＮＤゲートの一方の入
力へ接続され、各ＡＮＤゲートの他方の入力は全て乗数
の最上位ビットＢＮが接続される。ＢＮの値が１のとき
には、１ビツトシフトされた被乗数がこの１／２倍回路
よ多出力され、Ｂヨの値が０のときＫは前記ＡＮＤゲー
トは閉ざされ、ｌ／２倍回路出力信号は全ピットＯにな
る。同様に１ ／ ２ Ｎ−ｍ倍回路は第２図（ｂ）の
ようになる。
Ａｌ１ＩＡｌｌｌ−１・・・Ａｔ （Ａｍ ：最上位ピ
ッ） 、Ａｌ：最下位ビット）の１／２倍回路、 １／
２”倍回路、・・・１／２Ｎ倍回路であり、後述するよ
うにゲート回路群からなる。加算器ａはｄ１〜ｄ、の各
々の出力値を加算するためのものである。１／２倍回路
、〜１／２Ｎ倍回路は簡単な回路構成で実現でき、その
−例を第２図（ａｌ 、 （ｂ）に示す。第２図＋ａｌ
は１／２倍回路を示し、被乗数Ａ１・・Ａ、は下位方向
へ１ピツトシフトしたのち各々ＡＮＤゲートの一方の入
力へ接続され、各ＡＮＤゲートの他方の入力は全て乗数
の最上位ビットＢＮが接続される。ＢＮの値が１のとき
には、１ビツトシフトされた被乗数がこの１／２倍回路
よ多出力され、Ｂヨの値が０のときＫは前記ＡＮＤゲー
トは閉ざされ、ｌ／２倍回路出力信号は全ピットＯにな
る。同様に１ ／ ２ Ｎ−ｍ倍回路は第２図（ｂ）の
ようになる。
これら１／２倍回路、・・・、１／２Ｎ倍回路の出力は
加算器ａＫ大入力れ加算されてることによシ乗算が行な
われる。
加算器ａＫ大入力れ加算されてることによシ乗算が行な
われる。
この動作を第３図の具体例を用いて説明する。
第３図では、被乗数を１１１１（１５）、乗数を１０１
（０，６２５）とした場合の具体例である。図中におい
てＭＳＤは最上位ピッ）、ＬＳＤは最下位ピントを表わ
す。乗数の最上位ビットと最下位ビットが１であるから
１／２倍回路＋ １７２２倍回路および１／２３倍回路
はそれぞれ下記＋１１ 、 （２）および（３）の値を
出力する。
（０，６２５）とした場合の具体例である。図中におい
てＭＳＤは最上位ピッ）、ＬＳＤは最下位ピントを表わ
す。乗数の最上位ビットと最下位ビットが１であるから
１／２倍回路＋ １７２２倍回路および１／２３倍回路
はそれぞれ下記＋１１ 、 （２）および（３）の値を
出力する。
ｏｏｏｏ、ｏｏｏ ・・・・・ （２）０００１．
１１１ ・・・・ （３）後続の加算器により上記ｉ
ｌｌ 、 （２） 、 ＋３）の値を加算すると、下記
値（４） １００１．０１１ ・・・・・・・ （４３が得ら
れる。これは、ＩＸ２”＋ＩＸ２°＋ｌＸ２−２＋ＩＸ
２ ＝９．３７５である。
１１１ ・・・・ （３）後続の加算器により上記ｉ
ｌｌ 、 （２） 、 ＋３）の値を加算すると、下記
値（４） １００１．０１１ ・・・・・・・ （４３が得ら
れる。これは、ＩＸ２”＋ＩＸ２°＋ｌＸ２−２＋ＩＸ
２ ＝９．３７５である。
本実施例においては被乗数をＭビット、乗数をＮビット
としたとき、１／２ 倍回路の出力（ｍ＝０．・・・
、Ｎ−１：整数）及び加算器の出力のビット数を（Ｍ＋
Ｎ ）ビットとしているが、誤差を許容すれば（Ｍ＋Ｎ
）ビットよりも少なくても構わない。
としたとき、１／２ 倍回路の出力（ｍ＝０．・・・
、Ｎ−１：整数）及び加算器の出力のビット数を（Ｍ＋
Ｎ ）ビットとしているが、誤差を許容すれば（Ｍ＋Ｎ
）ビットよりも少なくても構わない。
第４図は、本発明による乗算器をディジタル通信特に直
交変調系のトランスパープル型等化器（３タツプ構成）
に使用した場合のブロック図例である。第４図において
ｌは同相信号入力、２は直交信号入力、３と４は出力Ｆ
Ｆは１シンボル時間遅延回路、 Ｍ、 −Ｍ、は本発明
による乗算器、Ａ、。
交変調系のトランスパープル型等化器（３タツプ構成）
に使用した場合のブロック図例である。第４図において
ｌは同相信号入力、２は直交信号入力、３と４は出力Ｆ
Ｆは１シンボル時間遅延回路、 Ｍ、 −Ｍ、は本発明
による乗算器、Ａ、。
Ａ２は加算器を示す。制御回路５よ多出力される各タッ
プ制御信号ＣＭ、〜ＣＭｓはそれぞれ前記乗算器Ｍ１〜
Ｍ８へ乗算数として接続され符号量干渉が最も小さくな
るように各乗算器が制御される。
プ制御信号ＣＭ、〜ＣＭｓはそれぞれ前記乗算器Ｍ１〜
Ｍ８へ乗算数として接続され符号量干渉が最も小さくな
るように各乗算器が制御される。
以上説明したように、本発明によれは、従来の並列処理
型の如く多数の乗算セルを用いることなく例えばＡＮＬ
）ゲートとビットシフト回路及び加算器による簡単な構
成で、しかもフリップフロップ回路を用いることなく、
高速動作が可能であシＬＳＩ化を行なえば例えは前述の
トランスバーサル等化器を構成する上においても高速化
、小規模化の点で非常に有効である。
型の如く多数の乗算セルを用いることなく例えばＡＮＬ
）ゲートとビットシフト回路及び加算器による簡単な構
成で、しかもフリップフロップ回路を用いることなく、
高速動作が可能であシＬＳＩ化を行なえば例えは前述の
トランスバーサル等化器を構成する上においても高速化
、小規模化の点で非常に有効である。
第１図は本発明による乗算器の一般的な一実施例、第２
図１ａｌおよび（ｂｌはそれぞれ本発明における１／２
および１／２Ｎ−”倍回路の一実施例、第３図は本発明
による乗算器の具体的な動作を示すブロック図、第４図
は本発明による乗算器を使用したトランスバーサル等化
器のブロック図、第５および６図は従来の乗算器の例を
示す図である。 代理人 弁理士 内 原 音 業牧 ネｌ 凹 第２ 目 阜３ 妬 第４ 図
図１ａｌおよび（ｂｌはそれぞれ本発明における１／２
および１／２Ｎ−”倍回路の一実施例、第３図は本発明
による乗算器の具体的な動作を示すブロック図、第４図
は本発明による乗算器を使用したトランスバーサル等化
器のブロック図、第５および６図は従来の乗算器の例を
示す図である。 代理人 弁理士 内 原 音 業牧 ネｌ 凹 第２ 目 阜３ 妬 第４ 図
Claims (1)
- Ｍビットの被乗数とＮビットの乗数（Ｍ、Ｎはそれぞれ
自然数）の乗算を行う乗算器において、前記Ｍビットの
被乗数が一方の入力に接続され、他方の入力にはそれぞ
れ前記Ｎビットの乗数の各ビットが接続され、該Ｎビッ
トの乗数の各ビットの値に応じて出力が制御されるＮ個
のゲート回路群と、該Ｎ個のゲート回路群の出力の総和
をとる加算手段を備えたことを特徴とする乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205715A JPS6265131A (ja) | 1985-09-17 | 1985-09-17 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205715A JPS6265131A (ja) | 1985-09-17 | 1985-09-17 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265131A true JPS6265131A (ja) | 1987-03-24 |
Family
ID=16511492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60205715A Pending JPS6265131A (ja) | 1985-09-17 | 1985-09-17 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265131A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286022A (ja) * | 1988-05-13 | 1989-11-17 | Sharp Corp | 係数回路 |
| JPH0318341U (ja) * | 1989-07-04 | 1991-02-22 | ||
| JPH05224891A (ja) * | 1992-02-14 | 1993-09-03 | Sanyo Electric Co Ltd | 演算回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578616A (en) * | 1978-12-11 | 1980-06-13 | Victor Co Of Japan Ltd | Digital signal attenuator |
| JPS60636B2 (ja) * | 1979-12-25 | 1985-01-09 | 三菱マテリアル株式会社 | 放射性廃液の処理法 |
-
1985
- 1985-09-17 JP JP60205715A patent/JPS6265131A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578616A (en) * | 1978-12-11 | 1980-06-13 | Victor Co Of Japan Ltd | Digital signal attenuator |
| JPS60636B2 (ja) * | 1979-12-25 | 1985-01-09 | 三菱マテリアル株式会社 | 放射性廃液の処理法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286022A (ja) * | 1988-05-13 | 1989-11-17 | Sharp Corp | 係数回路 |
| JPH0318341U (ja) * | 1989-07-04 | 1991-02-22 | ||
| JPH05224891A (ja) * | 1992-02-14 | 1993-09-03 | Sanyo Electric Co Ltd | 演算回路 |
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