JPH01169531A - 高速二進・十進算術論理演算装置および二進化十進数に対する演算方法 - Google Patents
高速二進・十進算術論理演算装置および二進化十進数に対する演算方法Info
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- JPH01169531A JPH01169531A JP62306050A JP30605087A JPH01169531A JP H01169531 A JPH01169531 A JP H01169531A JP 62306050 A JP62306050 A JP 62306050A JP 30605087 A JP30605087 A JP 30605087A JP H01169531 A JPH01169531 A JP H01169531A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
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- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
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- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の背景）
［発明の属する技術分野］
本発明は、一般には二進以外の表記法に基ずく加算器に
関し、特に二進化十進数（ＢＣＤ）加算器に関する。
関し、特に二進化十進数（ＢＣＤ）加算器に関する。
［従来技術の説明］
ビジネス分野において、コンピュータは、大量の数値情
報を扱う種々の繰り返しの多い仕事に関するデータ処理
を行うために用いられている。この場合のデータ処理で
は、長大な計算ではなくて、入力／出力がその主要な部
分を占めている。例えば、航空機予約や預金システムの
ような業務データ処理では、その主たる処理は、情報の
操作と記憶である。この様な分野に応用されるコンピュ
ーターによる演算は、実質的に瞬時に、かつエラーなし
になされなければならない。賃金算定等のビジネス業務
の処理においては、主として処理される数値情報は十進
数である。一方、科学・工学分野におけるデータ処理に
おいては、長大な計算が主であり、二進数形式のデータ
が最も扱いやすい。
報を扱う種々の繰り返しの多い仕事に関するデータ処理
を行うために用いられている。この場合のデータ処理で
は、長大な計算ではなくて、入力／出力がその主要な部
分を占めている。例えば、航空機予約や預金システムの
ような業務データ処理では、その主たる処理は、情報の
操作と記憶である。この様な分野に応用されるコンピュ
ーターによる演算は、実質的に瞬時に、かつエラーなし
になされなければならない。賃金算定等のビジネス業務
の処理においては、主として処理される数値情報は十進
数である。一方、科学・工学分野におけるデータ処理に
おいては、長大な計算が主であり、二進数形式のデータ
が最も扱いやすい。
従来の技術に係る公知のコンピュータ・ハードウェアは
十進表記ではなく二進表記のデータに対して数学演算を
行い、二進数の計算が高速に行えるよう最適化がなされ
ている。この様なコンビュータ・ハードウェアにおいて
は、十進数は、８−４−２−１と言う重みをつけた４ビ
ットのまとまりで十進数を表現する二進化十進数（ＢＣ
Ｄ）の形テ、コンピュータ内部で処理される。この様な
りＣＤデータが処理される場合の最も一般的な方法は、
まずＢＣＤデータを二進数データに変換し、必要な演算
を施してから再びＢＣＤ形式に変換する、というもので
ある。この様な“翻訳”作業は、データ処理を行う場合
のコンピュータシステムの効率及び性能を低減してしま
う。
十進表記ではなく二進表記のデータに対して数学演算を
行い、二進数の計算が高速に行えるよう最適化がなされ
ている。この様なコンビュータ・ハードウェアにおいて
は、十進数は、８−４−２−１と言う重みをつけた４ビ
ットのまとまりで十進数を表現する二進化十進数（ＢＣ
Ｄ）の形テ、コンピュータ内部で処理される。この様な
りＣＤデータが処理される場合の最も一般的な方法は、
まずＢＣＤデータを二進数データに変換し、必要な演算
を施してから再びＢＣＤ形式に変換する、というもので
ある。この様な“翻訳”作業は、データ処理を行う場合
のコンピュータシステムの効率及び性能を低減してしま
う。
ＢＣＤ、二進形式相互の変換の必要性を克服するために
は、算術論理演算装置（Ａ Ｌ Ｕ）と呼称されるコン
ピュータの算術演算部が二進数データ、と同様に、ＢＣ
Ｄデータに関する演算が実行可能であればよい。一つの
方法は、二進数データ・ＢＣＤデータに対してそれぞれ
独立した算術演算装置（Ａ Ｌ Ｕ）を持たせることで
ある。二進ＡＬＵは従来よく知られているものであり、
ここでは議論しない。ＢＣＤデータ加算器についての例
は、ジエー、ジエー、エフ９カバナー（Ｊ、Ｊ、Ｆ。
は、算術論理演算装置（Ａ Ｌ Ｕ）と呼称されるコン
ピュータの算術演算部が二進数データ、と同様に、ＢＣ
Ｄデータに関する演算が実行可能であればよい。一つの
方法は、二進数データ・ＢＣＤデータに対してそれぞれ
独立した算術演算装置（Ａ Ｌ Ｕ）を持たせることで
ある。二進ＡＬＵは従来よく知られているものであり、
ここでは議論しない。ＢＣＤデータ加算器についての例
は、ジエー、ジエー、エフ９カバナー（Ｊ、Ｊ、Ｆ。
Ｃａｖａｎａｇｈ）著“デジタルコンピュータに於ける
算術演算” （１９８４）の第５章に示されている。同
書の３０８ページには、９以上の中間和を補正する論理
回路を包含するＢＣＤデータ加算器が記述されている。
算術演算” （１９８４）の第５章に示されている。同
書の３０８ページには、９以上の中間和を補正する論理
回路を包含するＢＣＤデータ加算器が記述されている。
しかしながら、この技術はりップルキャリ一方式を用い
ている。すなわち、Ｎ桁の加算器に対してＮ段の十進加
算器があり、ある桁でのキャリー出力が隣接した上位の
桁のキャリー入力に加えられているものである。このキ
ャリーの股間移動のために加算器の演算速度は遅くなり
、多桁演算を行う場合には、高速演算は不可能となる。
ている。すなわち、Ｎ桁の加算器に対してＮ段の十進加
算器があり、ある桁でのキャリー出力が隣接した上位の
桁のキャリー入力に加えられているものである。このキ
ャリーの股間移動のために加算器の演算速度は遅くなり
、多桁演算を行う場合には、高速演算は不可能となる。
上述したりップルキャリ一方式に関する演算速度面での
改善案が、前掲書の３１０から３１２ページに示されて
いる。そこでは、中間和に対する補正が無条件でなされ
、補正済もしくは無補正の中間和のいずれかが真のＢＣ
Ｄ和として選択されて出力される。この方式はりップル
キャリ一方式に比べて高速ではあるが、余計なハードウ
ェアが必要である。さらに、上述したＢＣＤデータ加算
器のハードウェアは、それ自身、二進数データの演算を
することはできない。この技法を用いる場合には二進Ａ
ＬＵとＢＣＤ−ＡＬＵとの間に共用されるハードウェア
はほとんどない。
改善案が、前掲書の３１０から３１２ページに示されて
いる。そこでは、中間和に対する補正が無条件でなされ
、補正済もしくは無補正の中間和のいずれかが真のＢＣ
Ｄ和として選択されて出力される。この方式はりップル
キャリ一方式に比べて高速ではあるが、余計なハードウ
ェアが必要である。さらに、上述したＢＣＤデータ加算
器のハードウェアは、それ自身、二進数データの演算を
することはできない。この技法を用いる場合には二進Ａ
ＬＵとＢＣＤ−ＡＬＵとの間に共用されるハードウェア
はほとんどない。
二進ＡＬＵ回路とＢＣＤ−ＡＬＵ回路とを結合する他の
方式は、ジエー、イー、ブリオステ（Ｊ。
方式は、ジエー、イー、ブリオステ（Ｊ。
Ｅ、 Ｐｒ１ｏｓｔｅ ）による米国特許節４．２ｅａ
、ｓｅａ ％に記述されている。この特許は並列ＢＣＤ
加算技法を実現したものである。この内容はエム、ニス
。
、ｓｅａ ％に記述されている。この特許は並列ＢＣＤ
加算技法を実現したものである。この内容はエム、ニス
。
シュニークラー（Ｍ、 Ｓ、 ５ｃｈｆｆｌｏｏｋ
ｌｅｒ ）及びニー、ワインバーガー（Ａ、 Ｗｅｉｎ
ｂｅｒｇｅｒ ）によって“高速十進加算“と言う表題
の下にアイ トリプルイー（ＩＥＥＥ）のコンピュータ
に関する論文集（Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
Ｃｏｍｐｕｔｅｒｓ）の第Ｃ−２０巻、第８号（１９７
１年８月発行）の８０２−８８５頁に発表されている。
ｌｅｒ ）及びニー、ワインバーガー（Ａ、 Ｗｅｉｎ
ｂｅｒｇｅｒ ）によって“高速十進加算“と言う表題
の下にアイ トリプルイー（ＩＥＥＥ）のコンピュータ
に関する論文集（Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
Ｃｏｍｐｕｔｅｒｓ）の第Ｃ−２０巻、第８号（１９７
１年８月発行）の８０２−８８５頁に発表されている。
しかしながら、このＢＣＤ加算技法はエミッタ結合論理
回路（Ｅ ＣＬ）に対して最適であって（それは、上述
の特許に用いられている）、それ自体ををダイナミック
、コンプリメンタリ、メタシーオキサイド５セミコンダ
クター（ＣＭＯＳ）回路に適用することはできない。な
ぜならダイナミックＣＭＯ５では、中間反転出力を持つ
排他的ＯＲ回路や排他的ＮＯＲ回路が実現されないから
である。シュムークラ−（Ｓｅｈｍｏ。
回路（Ｅ ＣＬ）に対して最適であって（それは、上述
の特許に用いられている）、それ自体ををダイナミック
、コンプリメンタリ、メタシーオキサイド５セミコンダ
クター（ＣＭＯＳ）回路に適用することはできない。な
ぜならダイナミックＣＭＯ５では、中間反転出力を持つ
排他的ＯＲ回路や排他的ＮＯＲ回路が実現されないから
である。シュムークラ−（Ｓｅｈｍｏ。
ｋｌｅｒ）等によって示された技法を、二進ＡＬＵと共
に、ＣＭＯ３集積回路化することは、二進ＡＬＵの演算
速度に係る性能を阻害してしまう。
に、ＣＭＯ３集積回路化することは、二進ＡＬＵの演算
速度に係る性能を阻害してしまう。
（発明の概要）
本明細書には、入力として加数、被加数及びキャリー入
力を有し、演算結果出力を有する二進数データ及び二進
化十進数（ＢＣＤ）データに対して最低限算術演算を実
行する二進及びＢＣＤデータ用算術論理演算装置（Ａ
Ｌ Ｕ）が示されている。
力を有し、演算結果出力を有する二進数データ及び二進
化十進数（ＢＣＤ）データに対して最低限算術演算を実
行する二進及びＢＣＤデータ用算術論理演算装置（Ａ
Ｌ Ｕ）が示されている。
それは、以下に示す各手段から構成される；キャリー入
力、加数、及び被加数入力を有し、４ビットずつのまと
まり（ニブル）の集合として表現される加数、被加数入
力に対して、最低限その二進和を生成して、ニブルの集
合としてＹ出力へ出力し、Ｙ出力の各ニブルに対する二
進加算の際のキャリーをキャリー出力Ｃｏ、へ出力する
ルックアヘッドキャリー方式二進ＡＬＵ手段；前記二進
ＡＬＵ手段のＹ出力およびＣｏ １出力に応じて、ＢＣ
Ｄ算術演算が実行された場合に、前記二進ＡＬＵ手段に
よる二進総和を補正する十進補正手段；及び 演算結果として、二進数データに対する演算を実行する
場合には前記二進ＡＬＵ手段の出力を選択し、ＢＣＤデ
ータに対する演算を実行する場合には十進補正手段の出
力を選択する選択手段；さらに、 十進減算を可能にするために、前記二進ＡＬＵ・被加数
入力間に配置されうる９の補正生成手段とからなる。
力、加数、及び被加数入力を有し、４ビットずつのまと
まり（ニブル）の集合として表現される加数、被加数入
力に対して、最低限その二進和を生成して、ニブルの集
合としてＹ出力へ出力し、Ｙ出力の各ニブルに対する二
進加算の際のキャリーをキャリー出力Ｃｏ、へ出力する
ルックアヘッドキャリー方式二進ＡＬＵ手段；前記二進
ＡＬＵ手段のＹ出力およびＣｏ １出力に応じて、ＢＣ
Ｄ算術演算が実行された場合に、前記二進ＡＬＵ手段に
よる二進総和を補正する十進補正手段；及び 演算結果として、二進数データに対する演算を実行する
場合には前記二進ＡＬＵ手段の出力を選択し、ＢＣＤデ
ータに対する演算を実行する場合には十進補正手段の出
力を選択する選択手段；さらに、 十進減算を可能にするために、前記二進ＡＬＵ・被加数
入力間に配置されうる９の補正生成手段とからなる。
（実施例の説明）
第１図には、二進及び二進化十進算術演算装置（ＡＬＵ
）１０が示されている。−殻内な二進ＡＬＵ１２は、４
ビットずつのまとまり（ニブル）の集合として表現され
て入′力Ａ。−Ａ１及びＢ。−Ｂ１ （以下、それぞれ
、加数及び被加数と呼称する）に与えられた二進数もし
くは二進化十進数（ＢＣＤ）データに対する二進算術演
算あるいは論理演算を実行する。他の入力Ｃｉｎ、は算
術演算に対するキャリー入力である。入力データに関す
る演算結果は対応する各ニブル毎にＹ。−Ｙｔ比出力出
力される。キャリー出力ＣＯｏ ＣＯ１はそれぞれＹ
。−Ｙｉニブルに対応した中間キャリー出力で、二進Ａ
ＬＵ１２によって算術演算がなされた場合に出力される
。キャリー出力の最上位のＣｏ１は二進演算キャリー出
力としても機能する。本発明の望ましい具体例において
は、二進ＡＬＵ１２１ｔルックアヘッドキャリー方式二
進ＡＬＵであり、中間キャリー出力Ｃｏ ｏ Ｃｏ
ｔを有する。しかしながら、二進ＡＬＵ１２は一般的な
４ビットのりップルキャリ一方式加算器によっても構成
されうる。後に詳述する十進補正装置（ＤＣＵ）１４は
、二進ＡＬＵ１２のキャリー出力Ｃｏｏ−ＣｏＩに応じ
て、二進ＡＬＵ１２に与えられたＢＣＤ形式の加数及び
被加数の二進総和（Ｙｏ−Ｙ、）を補正するものである
。さらに、ＤＣＵ１４はＢＣＤＩ算に際して十進キャリ
ー出力Ｃ６を生成する。マルチプレクサ１６は、演算結
果として、二進及び論理演算の際には二進ＡＬＵ１２の
出力を選択し、十進演算の際にはＤＣＵ１４の出力を選
択する。９の補数生成器１８はＢＣＤデータの減算実行
時に選択的に二進ＡＬＵ１２の被加数入力に対してその
補数を生成する。 第２図には、第１図に示したＤＣＵ
１４がより詳細に図式化されている。二進ＡＬＵ１２（
第１図）の総和出力Ｙ。−Ｙｌは、それぞれに対応する
十進キャリー生成器（ＤＣＧ）２０に接続されており、
おのおののＤＣＧはそれぞれ十進生成信号（Ｄ Ｇ）及
び十進伝播信号（ＤＰ）を生成する。ＤＣＧ２０につい
ては後に詳述するが、各ＤＣＧに対して、ＤＧ倍信号与
えられた入力Ｙ。−Ｙ、の対応するニブルが１０（ＢＣ
Ｄ表示）以上の値を持つ場合にアクティブとなり、ＤＰ
倍信号同−二プルが９ （ＢＣＤ表示）以上の値を持つ
場合にアクティブとなる。ＤＣＧ２０からのＤＧ及びＤ
Ｐ倍信号一般的なルックアヘッドキャリー生成器２２の
対応する生成（Ｇｏ−Ｇ、）及び、伝播（Ｐｏ−Ｐｌ）
入力に接続されている。ルックアヘッドキャリー生成器
２２は従来の二進加算器である。
）１０が示されている。−殻内な二進ＡＬＵ１２は、４
ビットずつのまとまり（ニブル）の集合として表現され
て入′力Ａ。−Ａ１及びＢ。−Ｂ１ （以下、それぞれ
、加数及び被加数と呼称する）に与えられた二進数もし
くは二進化十進数（ＢＣＤ）データに対する二進算術演
算あるいは論理演算を実行する。他の入力Ｃｉｎ、は算
術演算に対するキャリー入力である。入力データに関す
る演算結果は対応する各ニブル毎にＹ。−Ｙｔ比出力出
力される。キャリー出力ＣＯｏ ＣＯ１はそれぞれＹ
。−Ｙｉニブルに対応した中間キャリー出力で、二進Ａ
ＬＵ１２によって算術演算がなされた場合に出力される
。キャリー出力の最上位のＣｏ１は二進演算キャリー出
力としても機能する。本発明の望ましい具体例において
は、二進ＡＬＵ１２１ｔルックアヘッドキャリー方式二
進ＡＬＵであり、中間キャリー出力Ｃｏ ｏ Ｃｏ
ｔを有する。しかしながら、二進ＡＬＵ１２は一般的な
４ビットのりップルキャリ一方式加算器によっても構成
されうる。後に詳述する十進補正装置（ＤＣＵ）１４は
、二進ＡＬＵ１２のキャリー出力Ｃｏｏ−ＣｏＩに応じ
て、二進ＡＬＵ１２に与えられたＢＣＤ形式の加数及び
被加数の二進総和（Ｙｏ−Ｙ、）を補正するものである
。さらに、ＤＣＵ１４はＢＣＤＩ算に際して十進キャリ
ー出力Ｃ６を生成する。マルチプレクサ１６は、演算結
果として、二進及び論理演算の際には二進ＡＬＵ１２の
出力を選択し、十進演算の際にはＤＣＵ１４の出力を選
択する。９の補数生成器１８はＢＣＤデータの減算実行
時に選択的に二進ＡＬＵ１２の被加数入力に対してその
補数を生成する。 第２図には、第１図に示したＤＣＵ
１４がより詳細に図式化されている。二進ＡＬＵ１２（
第１図）の総和出力Ｙ。−Ｙｌは、それぞれに対応する
十進キャリー生成器（ＤＣＧ）２０に接続されており、
おのおののＤＣＧはそれぞれ十進生成信号（Ｄ Ｇ）及
び十進伝播信号（ＤＰ）を生成する。ＤＣＧ２０につい
ては後に詳述するが、各ＤＣＧに対して、ＤＧ倍信号与
えられた入力Ｙ。−Ｙ、の対応するニブルが１０（ＢＣ
Ｄ表示）以上の値を持つ場合にアクティブとなり、ＤＰ
倍信号同−二プルが９ （ＢＣＤ表示）以上の値を持つ
場合にアクティブとなる。ＤＣＧ２０からのＤＧ及びＤ
Ｐ倍信号一般的なルックアヘッドキャリー生成器２２の
対応する生成（Ｇｏ−Ｇ、）及び、伝播（Ｐｏ−Ｐｌ）
入力に接続されている。ルックアヘッドキャリー生成器
２２は従来の二進加算器である。
ルックアヘッドキャリー生成器２２はそれぞれ対応する
Ｇ。−Ｇ１、Ｐｏ−Ｐ、及びＣ１ｎ入力に対して以下の
関係式に従がって、 キャリー出力Ｃ１’ｔｉｔを生成
する； Ｃ１−Ｇｏ＋ＰｏＣ１ｏ、 Ｃｎ＋１−１ＩＧｎ十ＰｎＣ０、ｎａｌＩｌｌ、・・・
、ｉここで、ＤＣＵ１４にはキャリー入力がないので、
Ｐｏ及びＣ１，入力は常に論理“０”であり、上式によ
りＣｔ ” Ｇ ｏである。この為、ＤＣＧ２ｏ及びル
ックアヘッドキャリー生成器２２の最下位の内部回路が
単純になり、当業者には明らかなように、実際の回路に
適用しうる。ルックアヘッドキャリー生成器２２のキャ
リー出力Ｃ１−Ｃ１＋１と二進ＡＬＵ１２（第１図）の
対応するキャリー出力Ｃｏ 。
Ｇ。−Ｇ１、Ｐｏ−Ｐ、及びＣ１ｎ入力に対して以下の
関係式に従がって、 キャリー出力Ｃ１’ｔｉｔを生成
する； Ｃ１−Ｇｏ＋ＰｏＣ１ｏ、 Ｃｎ＋１−１ＩＧｎ十ＰｎＣ０、ｎａｌＩｌｌ、・・・
、ｉここで、ＤＣＵ１４にはキャリー入力がないので、
Ｐｏ及びＣ１，入力は常に論理“０”であり、上式によ
りＣｔ ” Ｇ ｏである。この為、ＤＣＧ２ｏ及びル
ックアヘッドキャリー生成器２２の最下位の内部回路が
単純になり、当業者には明らかなように、実際の回路に
適用しうる。ルックアヘッドキャリー生成器２２のキャ
リー出力Ｃ１−Ｃ１＋１と二進ＡＬＵ１２（第１図）の
対応するキャリー出力Ｃｏ 。
−Ｃｏ、はＯＲゲート２８に接続されて十進補正信号を
生成し、それは対応する４ビット加算器２８に加えられ
る。ここで、十進補正とは、１０（ＢＣＤ表示）をこえ
る中間ＢＣＤ和を正常なりＣＤ和に変換する作業を言う
。４ビット加算器２８は第一入力に加えられた対応する
ニブルＹ。−Ｙｌに対して、ＯＲゲート２８からの対応
する十進補正信号に応じて、選択的に、第二入力に加え
られた１６を法とする６ （ＢＣＤ表示）を加算する。
生成し、それは対応する４ビット加算器２８に加えられ
る。ここで、十進補正とは、１０（ＢＣＤ表示）をこえ
る中間ＢＣＤ和を正常なりＣＤ和に変換する作業を言う
。４ビット加算器２８は第一入力に加えられた対応する
ニブルＹ。−Ｙｌに対して、ＯＲゲート２８からの対応
する十進補正信号に応じて、選択的に、第二入力に加え
られた１６を法とする６ （ＢＣＤ表示）を加算する。
対応するニブルＹ。−Ｙｌに６ ＣＢＣＤ表示）を加え
ることにより、二進ＡＬＵ１２（第１図）による二進総
和が補正されるが、二進ＡＬＵ１２（第１図）による二
進加算のため、十進オーバーフローが起こりうる、すな
わち、ニブルＹｏ−Ｙ、が１０（ＢＣＤ表示）以上の値
を持つ場合である。これは、二進ＡＬＵ１２のキャリー
出力Ｃｏ【−Ｃｏ、が対応するニブルＹｏ−Ｙ、が二進
加算によって１５を越える値を持つことを示している場
合であり（例えば９（ＢＣＤ表示）＋９ （ＢＣＤ表示
）が２ （ＢＣＤ表示）と二進キャリーとなる）、結果
は１５（二進表示）と１０（二進表示）の間となる（例
えば７（ＢＣＤ表示＞ ＋６ （ＢＣＤ表示）は１３（
二進表示）となるか、もしくは９（二進表示）と十進キ
ャリーの発生、となる。さらに、４ビット加算器２８は
当該ニブルＹｏ−Ｙ、の隣接したニブルに対応するルッ
クアヘッドキャリー生成器２２からのキャリー出力Ｃ１
−Ｃｌ＋１に応じて、第二入力の当該ニブルの最下位ビ
ットに選択的に１を加算する。
ることにより、二進ＡＬＵ１２（第１図）による二進総
和が補正されるが、二進ＡＬＵ１２（第１図）による二
進加算のため、十進オーバーフローが起こりうる、すな
わち、ニブルＹｏ−Ｙ、が１０（ＢＣＤ表示）以上の値
を持つ場合である。これは、二進ＡＬＵ１２のキャリー
出力Ｃｏ【−Ｃｏ、が対応するニブルＹｏ−Ｙ、が二進
加算によって１５を越える値を持つことを示している場
合であり（例えば９（ＢＣＤ表示）＋９ （ＢＣＤ表示
）が２ （ＢＣＤ表示）と二進キャリーとなる）、結果
は１５（二進表示）と１０（二進表示）の間となる（例
えば７（ＢＣＤ表示＞ ＋６ （ＢＣＤ表示）は１３（
二進表示）となるか、もしくは９（二進表示）と十進キ
ャリーの発生、となる。さらに、４ビット加算器２８は
当該ニブルＹｏ−Ｙ、の隣接したニブルに対応するルッ
クアヘッドキャリー生成器２２からのキャリー出力Ｃ１
−Ｃｌ＋１に応じて、第二入力の当該ニブルの最下位ビ
ットに選択的に１を加算する。
このことによって、上述したようなオーバーフローの際
に、自動的に隣接した上位のニブルに１を加えることが
できる。また、ルックアヘッドキャリー生成器２２Ｃ１
＋１からの出力は、ＤＣＵ１４の十進キャリー出力ｃｄ
である。
に、自動的に隣接した上位のニブルに１を加えることが
できる。また、ルックアヘッドキャリー生成器２２Ｃ１
＋１からの出力は、ＤＣＵ１４の十進キャリー出力ｃｄ
である。
第３図には、ＤＣＧ２０（第２図）の概要が示されてい
る。２つのＯＲゲートとその出力を入力するＡＮＤゲー
トによって構成された論理回路３０は、Ｙニブルの上位
３ビットに応じてＤＧ傷信号生成する。第２図の説明に
際して既に述べたように、ＤＧ傷信号Ｙニブルが１０（
ＢＣＤ表示）以上の値を持つ場合にアクティブとなる。
る。２つのＯＲゲートとその出力を入力するＡＮＤゲー
トによって構成された論理回路３０は、Ｙニブルの上位
３ビットに応じてＤＧ傷信号生成する。第２図の説明に
際して既に述べたように、ＤＧ傷信号Ｙニブルが１０（
ＢＣＤ表示）以上の値を持つ場合にアクティブとなる。
同様に、ＡＮＤゲート３２はＤＰ倍信号生成する。但し
、ルックアヘッドキャリー生成器２２（第２図）に対す
るる関係式 Ｃｎ＋１−Ｇｎ＋ＰｎＣｎＳｎ−１、・・
・、１及びＤＰ倍信号Ｙニブルが９（ＢＣＤ表示）以上
の場合にアクティブになることより（Ｐ は対応するＤ
Ｐ倍信号関係し、Ｇ は対応するＤＣ信号に対応してい
る）、当業者にとっては明らかなように、ＤＰ倍信号た
だ９ （ＢＣＤ表示）という値を持つ場合にのみ発生す
ればよい。なぜなら、上述の関係式により、ＤＣ信号が
アクティブであれば、ＤＰ倍信号Ｃｎ＋１に対して“無
関係２となるからである。それゆえ、ＡＮＤゲート３２
の入力は、Ｙニブルの最上位及び最下位ビットに接続さ
れている。
、ルックアヘッドキャリー生成器２２（第２図）に対す
るる関係式 Ｃｎ＋１−Ｇｎ＋ＰｎＣｎＳｎ−１、・・
・、１及びＤＰ倍信号Ｙニブルが９（ＢＣＤ表示）以上
の場合にアクティブになることより（Ｐ は対応するＤ
Ｐ倍信号関係し、Ｇ は対応するＤＣ信号に対応してい
る）、当業者にとっては明らかなように、ＤＰ倍信号た
だ９ （ＢＣＤ表示）という値を持つ場合にのみ発生す
ればよい。なぜなら、上述の関係式により、ＤＣ信号が
アクティブであれば、ＤＰ倍信号Ｃｎ＋１に対して“無
関係２となるからである。それゆえ、ＡＮＤゲート３２
の入力は、Ｙニブルの最上位及び最下位ビットに接続さ
れている。
本発明に係る演算操作は例示するのが最もわかりやすい
。 ３桁のＢＣＤ加算器を考え、加数を１５８、被加数
を２８９とすると、結果は４２７となる。
。 ３桁のＢＣＤ加算器を考え、加数を１５８、被加数
を２８９とすると、結果は４２７となる。
この例を用いたＢＣＤ加算の中間結果を示すと次のよう
になる。
になる。
（以下余白）
１りｊ、１４に” ｌ ；’ ｌ：：’ｔ’ｌ・Ｊユに
変更７６−ノω
Ｎｕ’ａｃｏロー 巳 ロ ｌＩＫ 喧 ″ ［ｆＸ 巳 ロ １！ｔＩ！ｌＫ 口 ここに示したように、ＢＣＤ表記の数が、加算器の二進
ＡＬＵ部分を変更することなしに、正確に加算される、
すなわち、二進数に対する性能はＢＣＤ演算によって影
響されない。同様に、ＢＣＤ減算は、減数の９の補数を
とって、キャリー入力Ｃｉｎを用いることにより、上述
したＢＣＤ加算の要領で実現される。すなわち、減算の
１０の補数をとってＢＣＤ加算を実行することになる。
変更７６−ノω
Ｎｕ’ａｃｏロー 巳 ロ ｌＩＫ 喧 ″ ［ｆＸ 巳 ロ １！ｔＩ！ｌＫ 口 ここに示したように、ＢＣＤ表記の数が、加算器の二進
ＡＬＵ部分を変更することなしに、正確に加算される、
すなわち、二進数に対する性能はＢＣＤ演算によって影
響されない。同様に、ＢＣＤ減算は、減数の９の補数を
とって、キャリー入力Ｃｉｎを用いることにより、上述
したＢＣＤ加算の要領で実現される。すなわち、減算の
１０の補数をとってＢＣＤ加算を実行することになる。
上述したことより判るように、本発明は、ＤＣＵ１４（
第１図）を二進ＡＬＵ１２（第１図）二進和出力を正し
く補正するように変更することにより、他のどの様な二
進以外の表記法に基づくデータの加算に対しても適用さ
れうる。
第１図）を二進ＡＬＵ１２（第１図）二進和出力を正し
く補正するように変更することにより、他のどの様な二
進以外の表記法に基づくデータの加算に対しても適用さ
れうる。
以上、本発明に係る望ましい具体例を示したが、本発明
は、上述した具体例に制限される訳ではない。本発明の
精神及びその範鴫は、特許請求の範囲に示されている。
は、上述した具体例に制限される訳ではない。本発明の
精神及びその範鴫は、特許請求の範囲に示されている。
第１図は、本発明にかかる二進・十進ＡＬＵのブロック
図、 第２図は、第１図に示された十進補正装置の詳細を示し
た図、 第３図は、第２図に示された十進キャリー生成器の論理
図である。 １０・・・二進及び二進化十進算術論理演算装置１２・
・・二進ＡＬＵ １４・・・十進補正装置 １６・・・マルチプレクサ １８・・・９の補数生成器 ２０・・・十進キャリー生成器 ２２・・・ルックアヘッドキャリー生成器２Ｂ・・・Ｏ
Ｒゲート ２８・・・４ビット加算器 ３０・・・論理回路 ３２・・・ＡＮＤゲート 出 願 人：アメリカン テレフォン アンド′：″豪 ｔく ７Ｉし仝７°Ｌ／７プ１６へ（１；１％、υ手続補正書
（方式） 昭和６３年 ３月４日
図、 第２図は、第１図に示された十進補正装置の詳細を示し
た図、 第３図は、第２図に示された十進キャリー生成器の論理
図である。 １０・・・二進及び二進化十進算術論理演算装置１２・
・・二進ＡＬＵ １４・・・十進補正装置 １６・・・マルチプレクサ １８・・・９の補数生成器 ２０・・・十進キャリー生成器 ２２・・・ルックアヘッドキャリー生成器２Ｂ・・・Ｏ
Ｒゲート ２８・・・４ビット加算器 ３０・・・論理回路 ３２・・・ＡＮＤゲート 出 願 人：アメリカン テレフォン アンド′：″豪 ｔく ７Ｉし仝７°Ｌ／７プ１６へ（１；１％、υ手続補正書
（方式） 昭和６３年 ３月４日
Claims (20)
- （１）少なくともＢＣＤデータに対する算術演算を実行
し、入力として、加数、被加数及びキャリー入力を有し
、さらに演算結果を出力する二進数及び二進化十進数（
ＢＣＤ）を扱う算術論理演算装置（ＡＬＵ）（例えば１
０）において、キャリー入力、加数及び被加数入力を有
し、４ビットずつのまとまり（ニブル）の集合として表
現される加数及び被加数に対して、少なくともその二進
和を生成して、ニブルの集合としてＹ出力へ出力し、Ｙ
出力の各ニブルに対する二進加算の際のキャリーをキャ
リー出力Ｃｏへ出力するルックアヘッドキャリー方式二
進ＡＬＵ手段（例えば１２）；と 前記二進ＡＬＵ手段のＹ出力及びＣｏ出力に応じて、Ｂ
ＣＤ算術演算が実行された場合に、前記二進ＡＬＵ手段
による二進和を補正する十進補正手段（例えば１４）と
を有することを特徴とする高速二進・十進算術論理演算
装置。 - （２）前記ルックアヘッドキャリー方式二進ＡＬＵ手段
は、二進数データに対して算術及び演算を実行し、 演算結果として二進数データに対する演算を実行する場
合には二進ＡＬＵ手段の出力を選択し、ＢＣＤデータに
対する演算を実行する場合には前記十進補正手段の出力
を選択する選択手段（例えば１６）を有することを特徴
とする特許請求の範囲第１項記載の高速二進・十進算術
論理演算装置。 - （３）被加数入力と前記二進ＡＬＵ手段との間に配置さ
れ、場合に応じて被加数に対する９の補数を生成する補
数生成手段（例えば１８）を有することを特徴とする特
許請求の範囲第１項記載の高速二進・十進算術論理演算
装置。 - （４）前記二進ＡＬＵが二進数データの減算に適合して
いることを特徴とする特許請求の範囲第１項記載の高速
二進・十進算術論理演算装置。 - （５）前記十進補正手段が、 前記二進ＡＬＵのＹ出力に対して、その各ニブルに応じ
て、当該ニブルがＢＣＤで９もしくはそれ以上の値を持
つ場合には十進伝播信号を、当該ニブルがＢＣＤで１０
もしくはそれ以上の値をもつ場合には十進生成信号をそ
れぞれ生成する第一論理手段（例えば２０）；と 前記第一論理手段からの十進伝播信号及び十進生成信号
に対応するキャリー信号を生成するルックアヘッドキャ
リー生成手段（例えば２２）；と前記ルックアヘッドキ
ャリー生成手段からのキャリー信号と前記二進ＡＬＵ手
段のＣｏ出力とを組み合わせて対応する補正信号を生成
する第二論理手段（例えば２８）；と 前記二進ＡＬＵ手段のＹ出力に対して、第二論理手段の
補正信号に応じてＹ出力の対応するニブルを選択的に補
正する手段（例えば２８）とを有することを特徴とする
特許請求の範囲第１項記載の高速二進・十進算術論理演
算装置。 - （６）前記第二論理手段が、複数個のＯＲゲートからな
ることを特徴とする特許請求の範囲第５項記載の高速二
進・十進算術論理演算装置。 - （７）複数個の加算手段からなり、前記第二論理手段の
補正信号に応じて、Ｙ出力の対応するニブルに６（ＢＣ
Ｄ表示）を少なくとも選択的に加算する手段を有するこ
とを特徴とする特許請求の範囲第５項記載の高速二進・
十進算術論理演算装置。 - （８）前記複数個の加算手段のそれぞれが、Ｙ出力の対
応するものに隣接する下位ニブルに対応しているルック
アヘッドキャリー生成手段のキャリー出力に応じて、対
応するニブルに対して選択的にさらに１（二進表示）を
加算することを特徴とする特許請求の範囲第７項記載の
高速二進・十進算術論理演算装置。 - （９）９の補数生成手段がＢＣＤデータの減算実行時に
前記ルックアヘッドキャリー方式二進ＡＬＵ手段の被加
数入力の補数をとることを特徴とする特許請求の範囲第
１項記載の高速二進・十進算術論理演算装置。 - （１０）少なくともＢＣＤデータに対する算術演算を実
行し、入力として、加数、被加数及びキャリー入力を有
し、さらに演算結果出力を有する二進数及び二進化十進
数（ＢＣＤ）を扱う算術論理演算装置（ＡＬＵ）（例え
ば１０）において、キャリー入力、加数及び被加数入力
を有し、４ビットずつのまとまり（ニブル）の集合とし
て表現される加数及び被加数に対して、少なくともその
二進和を生成して、ニブルの集合としてＹ出力ヘ出力し
、Ｙ出力の各ニブルに対する二進加算の際のキャリーを
キャリー出力Ｃｏ＿ｉ出力する二進ＡＬＵ手段（例えば
１２）；と 前記二進ＡＬＵのＹ出力に対して、その各ニブルに応じ
て、当該ニブルがＢＣＤで９もしくはそれ以上の値を持
つ場合には十進伝播信号を、当該ニブルがＢＣＤで１０
もしくはそれ以上の値をもつ場合には十進生成信号を、
それぞれ生成する第一論理手段（例えば２０）；と 前記第一論理手段からの十進伝播信号及び十進生成信号
に応じて、対応するキャリー信号を生成するルックアヘ
ッドキャリー生成手段（例えば２２）；と 前記ルックアヘッドキャリー生成手段からのキャリー信
号と前記二進ＡＬＵ手段のＣｏ＿ｉ出力と組み合わせて
、対応する補正信号を生成する第二論理手段（例えば２
９）；と 前記二進ＡＬＵ手段のＹ出力に対して、第二論理手段の
補正信号に応じてＹ出力の対応するニブルを選択的に補
正する手段（例えば２８）とを有することを特徴とする
高速二進・十進算術論理演算装置。 - （１１）演算結果として、二進数データに対する演算を
実行する場合には前記二進ＡＬＵ手段の出力を選択し、
ＢＣＤデータに対する演算を実行する場合には前記十進
補正手段の出力を選択する選択手段（例えば１６）を有
することを特徴とする特許請求の範囲第１０項記載の高
速二進・十進算術論理演算装置。 - （１２）被加数入力と前記二進ＡＬＵ手段の間に配置さ
れ、場合に応じて被加数に対する９の補数を生成する補
数生成手段（例えば１８）を有することを特徴とする特
許請求の範囲第１０項記載の高速二進・十進算術論理演
算装置。 - （１３）前記二進ＡＬＵが、二進数データの減算に適合
していることを特徴とする特許請求の範囲第１０項記載
の高速二進・十進算術論理演算装置。 - （１４）前記二進ＡＬＵが、ルックアヘッドキャリー方
式二進ＡＬＵであることを特徴とする特許請求の範囲第
１０項記載の高速二進・十進算術論理演算装置。 - （１５）前記第二論理手段が、複数個のＯＲゲートから
なることを特徴とする特許請求の範囲第１０項記載の高
速二進・十進算術論理演算装置。 - （１６）複数個の加算手段からなり、前記第二論理手段
の補正信号に応じて、Ｙ出力の対応するニブルに６（Ｂ
ＣＤ表示）を少なくとも選択的に加算する手段を有する
ことを特徴とする特許請求の範囲第１０項記載の高速二
進・十進算術論理演算装置。 - （１７）前記複数個の加算手段のそれぞれが、Ｙ出力の
対応するものに隣接する下位ニブルに対応しているルッ
クアヘッドキャリー生成手段のキャリー出力に応じて、
対応するニブルに対して選択的にさらに１（二進表示）
を加算することを特徴とする特許請求の範囲第１０項記
載の高速二進・十進算術論理演算装置。 - （１８）ＢＣＤデータの減算実行時に前記二進ＡＬＵ手
段の被加数入力の補数をとる９の補数生成手段（例えば
１８）を有することを特徴とする特許請求の範囲第１０
項記載の高速二進・十進算術論理演算装置。 - （１９）加数、及び被加数と呼称される少なくとも二つ
のＢＣＤ数を加算する方法において、二進加算器を用い
て被加数及び加数を加算し、その和及び当該和の各ニブ
ルに対応したキャリー出力を生成する段階；と 前記総和の各ニブルに応じて、当該ニブルが９（ＢＣＤ
表示）以上の値を持つことを示す十進伝播信号、及び当
該ニブルが１０（ＢＣＤ表示）以上の値をもつことを示
す十進生成信号を生成する段階；と 対応する十進伝播信号及び十進生成信号に応じてルック
アヘッドキャリー生成器によってキャリー信号を生成す
る段階；と 十進補正信号を生成するために、前記二進加算器の出力
とキャリー信号を組み合わせる段階；と対応する十進補
正信号に応じて、前記和の対応するニブル６（ＢＣＤ表
示）を少なくとも選択的に加算する段階とからなること
を特徴とする二進化十進数に対する演算方法。 - （２０）前記和の各ニブルに、当該ニブルに隣接する下
位ニブルに対応するキャリー信号に応じて、選択的にさ
らに１（二進表示）を加算する段階を有することを特徴
とする特許請求の範囲第１９項記載の二進化十進数に対
する演算方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/938,670 US4866656A (en) | 1986-12-05 | 1986-12-05 | High-speed binary and decimal arithmetic logic unit |
| US938670 | 1986-12-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01169531A true JPH01169531A (ja) | 1989-07-04 |
Family
ID=25471774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306050A Pending JPH01169531A (ja) | 1986-12-05 | 1987-12-04 | 高速二進・十進算術論理演算装置および二進化十進数に対する演算方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4866656A (ja) |
| EP (1) | EP0271255A3 (ja) |
| JP (1) | JPH01169531A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330018A (ja) * | 1989-06-28 | 1991-02-08 | Nec Corp | １０進演算方式 |
| US5268858A (en) * | 1991-08-30 | 1993-12-07 | Cyrix Corporation | Method and apparatus for negating an operand |
| GB9510834D0 (en) * | 1995-05-27 | 1995-07-19 | Int Computers Ltd | Decimal arithmetic apparatus and method |
| US5875121A (en) * | 1996-08-06 | 1999-02-23 | Hewlett-Packard Company | Register selection system and method |
| US7299254B2 (en) * | 2003-11-24 | 2007-11-20 | International Business Machines Corporation | Binary coded decimal addition |
| US7546328B2 (en) * | 2004-08-31 | 2009-06-09 | Wisconsin Alumni Research Foundation | Decimal floating-point adder |
| US7743084B2 (en) * | 2004-09-23 | 2010-06-22 | Wisconsin Alumni Research Foundation | Processing unit having multioperand decimal addition |
| US8554822B2 (en) * | 2010-06-24 | 2013-10-08 | International Business Machines Corporation | Decimal adder with end around carry |
| US10574551B2 (en) | 2013-04-29 | 2020-02-25 | Moogsoft, Inc. | System for decomposing events from managed infrastructures |
| US10700920B2 (en) | 2013-04-29 | 2020-06-30 | Moogsoft, Inc. | System and methods for decomposing events from managed infrastructures that includes a floating point unit |
| US10379932B2 (en) | 2013-04-29 | 2019-08-13 | Moogsoft, Inc. | System for decomposing events from managed infrastructures |
| US10007716B2 (en) | 2014-04-28 | 2018-06-26 | Moogsoft, Inc. | System for decomposing clustering events from managed infrastructures coupled to a data extraction device |
| US11080116B2 (en) | 2013-04-29 | 2021-08-03 | Moogsoft Inc. | Methods for decomposing events from managed infrastructures |
| US9535973B2 (en) | 2013-04-29 | 2017-01-03 | Moogsoft, Inc. | Methods for decomposing events from managed infrastructures |
| US11010220B2 (en) | 2013-04-29 | 2021-05-18 | Moogsoft, Inc. | System and methods for decomposing events from managed infrastructures that includes a feedback signalizer functor |
| US10013476B2 (en) | 2014-04-28 | 2018-07-03 | Moogsoft, Inc. | System for decomposing clustering events from managed infrastructures |
| US10243779B2 (en) | 2013-04-29 | 2019-03-26 | Moogsoft, Inc. | System for decomposing events from managed infrastructures with situation room |
| US10803133B2 (en) | 2013-04-29 | 2020-10-13 | Moogsoft Inc. | System for decomposing events from managed infrastructures that includes a reference tool signalizer |
| WO2015168071A1 (en) | 2014-04-28 | 2015-11-05 | Moogsoft, Inc. | Alert dashboard system and method from event clustering |
| US11817993B2 (en) | 2015-01-27 | 2023-11-14 | Dell Products L.P. | System for decomposing events and unstructured data |
| US10873508B2 (en) | 2015-01-27 | 2020-12-22 | Moogsoft Inc. | Modularity and similarity graphics system with monitoring policy |
| US10979304B2 (en) | 2015-01-27 | 2021-04-13 | Moogsoft Inc. | Agent technology system with monitoring policy |
| US10425291B2 (en) | 2015-01-27 | 2019-09-24 | Moogsoft Inc. | System for decomposing events from managed infrastructures with prediction of a networks topology |
| US11924018B2 (en) | 2015-01-27 | 2024-03-05 | Dell Products L.P. | System for decomposing events and unstructured data |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3751650A (en) * | 1971-06-28 | 1973-08-07 | Burroughs Corp | Variable length arithmetic unit |
| US3711693A (en) * | 1971-06-30 | 1973-01-16 | Honeywell Inf Systems | Modular bcd and binary arithmetic and logical system |
| US4001570A (en) * | 1975-06-17 | 1977-01-04 | International Business Machines Corporation | Arithmetic unit for a digital data processor |
| US3991307A (en) * | 1975-09-16 | 1976-11-09 | Mos Technology, Inc. | Integrated circuit microprocessor with parallel binary adder having on-the-fly correction to provide decimal results |
| US4172288A (en) * | 1976-03-08 | 1979-10-23 | Motorola, Inc. | Binary or BCD adder with precorrected result |
| JPS5384647A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | High-speed adder for binary and decimal |
| US4118786A (en) * | 1977-01-10 | 1978-10-03 | International Business Machines Corporation | Integrated binary-BCD look-ahead adder |
| US4263660A (en) * | 1979-06-20 | 1981-04-21 | Motorola, Inc. | Expandable arithmetic logic unit |
| US4559608A (en) * | 1983-01-21 | 1985-12-17 | Harris Corporation | Arithmetic logic unit |
-
1986
- 1986-12-05 US US06/938,670 patent/US4866656A/en not_active Expired - Lifetime
-
1987
- 1987-11-26 EP EP19870310428 patent/EP0271255A3/en not_active Withdrawn
- 1987-12-04 JP JP62306050A patent/JPH01169531A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0271255A3 (en) | 1990-10-31 |
| EP0271255A2 (en) | 1988-06-15 |
| US4866656A (en) | 1989-09-12 |
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