JPH0330018A - １０進演算方式 - Google Patents
１０進演算方式Info
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- 230000001629 suppression Effects 0.000 claims description 4
- 238000004364 calculation method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
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- 230000003247 decreasing effect Effects 0.000 description 1
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- 230000005764 inhibitory process Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
- G06F7/493—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination the representation being the natural binary coded representation, i.e. 8421-code
- G06F7/494—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/492—Indexing scheme relating to groups G06F7/492 - G06F7/496
- G06F2207/4924—Digit-parallel adding or subtracting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は１０進減算を高速に行うようにしたｌＯ進演
算方式に関する。
算方式に関する。
［従来の技術］
従来の１０進演算方式で１０進演算を行う場合、２進加
減算器（ＡＬＵ）を使用して２進化１０進数の演算を行
うのが一般的である。２進加減算器を使用して１０進減
算を行う際、被減数（減算される方の数）より減数（減
算する方の数〉が大きいため、被減数の最上位桁でボロ
ーが発生するとき、減算結果の１０の補数をとる操作が
必要になる。従来は、１０進減算を実行した結果のキャ
リーステータスを条件判定して、補正演算を行うか否か
をマイクロプログラムで切り分ける方法が一般的である
． すなわち、従来は第４図に示すようなフローチャートに
従って動作がなされる。１０進減算のマイクロ命令ＤＳ
ＵＢが実行され（ステップ２０１）、キャリーステータ
スの条件分岐のマイクロ命令が実行される〈ステップ２
０２）。キャリーステータスが「１」である場合（被減
数でボローが発生しない場合）はそのまま終了するので
、２ステップのマイクロ命令で１０進減算の実行が終了
する．しかし、キャリーステータスが「０」である場合
（被減数でボローが発生する場合〉は補正演算のマイク
ロ命令ＲＥＣＯｌ４が実行される（ステップ２０３〉の
で、３ステップのマイクロ命令が必要となる． また、第５図（ａ）〜（Ｃ）はこの１０進演算方式にお
ける命令サイクルを示すタイムチャートである。第５図
において、（ａ）は命令フェッチサイクル、（ｂ）はデ
コードサイクル、（Ｃ）は実行サイクルを示しており、
この第５図から判るように３段パイプラインｔＮ造とな
っている。１０進減算のマイクロ命令ＤＳＵＢのステッ
プを８１、補正演算のマイクロ命令のステップを８２、
キャリーステータスにより条件分岐のマイクロ命令のス
テップをＳ３とし、マイクロ命令のｌサイクルの時間を
Ｔとすれば、補正演算のマイクロ命令ＲＥＣＯＭの実行
が必要な場合、１０進減算の実行に要する時間は５Ｔか
かる。
減算器（ＡＬＵ）を使用して２進化１０進数の演算を行
うのが一般的である。２進加減算器を使用して１０進減
算を行う際、被減数（減算される方の数）より減数（減
算する方の数〉が大きいため、被減数の最上位桁でボロ
ーが発生するとき、減算結果の１０の補数をとる操作が
必要になる。従来は、１０進減算を実行した結果のキャ
リーステータスを条件判定して、補正演算を行うか否か
をマイクロプログラムで切り分ける方法が一般的である
． すなわち、従来は第４図に示すようなフローチャートに
従って動作がなされる。１０進減算のマイクロ命令ＤＳ
ＵＢが実行され（ステップ２０１）、キャリーステータ
スの条件分岐のマイクロ命令が実行される〈ステップ２
０２）。キャリーステータスが「１」である場合（被減
数でボローが発生しない場合）はそのまま終了するので
、２ステップのマイクロ命令で１０進減算の実行が終了
する．しかし、キャリーステータスが「０」である場合
（被減数でボローが発生する場合〉は補正演算のマイク
ロ命令ＲＥＣＯｌ４が実行される（ステップ２０３〉の
で、３ステップのマイクロ命令が必要となる． また、第５図（ａ）〜（Ｃ）はこの１０進演算方式にお
ける命令サイクルを示すタイムチャートである。第５図
において、（ａ）は命令フェッチサイクル、（ｂ）はデ
コードサイクル、（Ｃ）は実行サイクルを示しており、
この第５図から判るように３段パイプラインｔＮ造とな
っている。１０進減算のマイクロ命令ＤＳＵＢのステッ
プを８１、補正演算のマイクロ命令のステップを８２、
キャリーステータスにより条件分岐のマイクロ命令のス
テップをＳ３とし、マイクロ命令のｌサイクルの時間を
Ｔとすれば、補正演算のマイクロ命令ＲＥＣＯＭの実行
が必要な場合、１０進減算の実行に要する時間は５Ｔか
かる。
［発明が解決しようとする課題］
上述したように、１０進減算の実行は上記３つのマイク
ロ命令のステップ８１〜Ｓ３でなされるが、補正演算の
マイクロ命令ＲＥＣＯＨのステップＳ２のフェッチは第
５図中一点鎖線で示すように条件分岐のマイクロ命令の
ステップＳ３の実行終了後でなければできないので、補
正演算のマイクロ命令ＲＥＣＯｌ４の実行が必要な場合
、１０進減算の実行に５Ｔの時間が必要となっていた。
ロ命令のステップ８１〜Ｓ３でなされるが、補正演算の
マイクロ命令ＲＥＣＯＨのステップＳ２のフェッチは第
５図中一点鎖線で示すように条件分岐のマイクロ命令の
ステップＳ３の実行終了後でなければできないので、補
正演算のマイクロ命令ＲＥＣＯｌ４の実行が必要な場合
、１０進減算の実行に５Ｔの時間が必要となっていた。
これはパイプライン横造をとる場合の欠点である．すな
わち、従来のｌＯ進演算方式では、条件判定を行って演
算処理のフローを分岐させているため、パイプラインの
段数を深くして演算処理の高速化を図っている最近の中
央処理装置においては、上述したような条件分岐を行っ
た場合、パイプライン処理に乱れが生じるために演算処
理速度が低下する欠点があった． ［課題を解決するための手段］ この発明の１０進演算方式は、第１のレジスタに格納さ
れた被減数および第２のレジスタに格納された減数を入
力するとともに入力した被減数から減数を減算してこの
減算結果を第３のレジスタに格納して減算動作を実行す
る２進加減算器と、この２進加減算器で減算した結果、
被減数の最上位桁でボローが発生した場合にキャリース
テータスとして「０」を出力しボローが発生しない場合
にキャリーステータスとして「１」を出力するキャリー
ステータス判定回路と、「０」を発生するゼロ発生回路
と、キャリーステータス判定回路から出力されたキャリ
ーステータスを保持するキャリーステータスレジスタと
、キャリーステータスレジスタが「１」を保持している
場合、２進加減算器から出力される減算結果のデータを
第３のレジスタに格納することを抑止する抑止回路とを
設け、被減数から減数を減算する減算動作を実行した後
、補正演算動作を行う。
わち、従来のｌＯ進演算方式では、条件判定を行って演
算処理のフローを分岐させているため、パイプラインの
段数を深くして演算処理の高速化を図っている最近の中
央処理装置においては、上述したような条件分岐を行っ
た場合、パイプライン処理に乱れが生じるために演算処
理速度が低下する欠点があった． ［課題を解決するための手段］ この発明の１０進演算方式は、第１のレジスタに格納さ
れた被減数および第２のレジスタに格納された減数を入
力するとともに入力した被減数から減数を減算してこの
減算結果を第３のレジスタに格納して減算動作を実行す
る２進加減算器と、この２進加減算器で減算した結果、
被減数の最上位桁でボローが発生した場合にキャリース
テータスとして「０」を出力しボローが発生しない場合
にキャリーステータスとして「１」を出力するキャリー
ステータス判定回路と、「０」を発生するゼロ発生回路
と、キャリーステータス判定回路から出力されたキャリ
ーステータスを保持するキャリーステータスレジスタと
、キャリーステータスレジスタが「１」を保持している
場合、２進加減算器から出力される減算結果のデータを
第３のレジスタに格納することを抑止する抑止回路とを
設け、被減数から減数を減算する減算動作を実行した後
、補正演算動作を行う。
［作用］
第１のレジスタおよび第２のレジスタがら被減数および
減数を入力した２進加：ｇ＆算器により減算動作がなさ
れるとともにこの減算結果データは第３のレジスタに格
納される。この減算の結果、ボローが発生しない場合に
キャリーステータス判定回路から出力されたキャリース
テータス「１」はキャリーステータスレジスタに格納さ
れ、被減数の最上位桁でボローが発生した場合にキャリ
ーステータス判定回路から出力されたキャリーステータ
ス「０」はキャリーステータスレジスタに格納される． 次に、上記減算結果データが第２のレジスタに格納され
るとともにゼロ発生回路がら「ｏ」が第■のレジスタに
格納されて減算動作が再度実行されて補正演算動作がな
される。この場合、キャリーステータスレジスタでｒｌ
Ｊが保持されているときは２進加減算器から出力された
補正演算結果データが第３のレジスタに格納されること
は仰止回路により抑止され、キャリーステータスレシス
タでｒＱＪか保持されているときは２進加減算器から出
力された補正演算結果データが第３のレジスタに格納さ
れることは抑止回路により印止されない。
減数を入力した２進加：ｇ＆算器により減算動作がなさ
れるとともにこの減算結果データは第３のレジスタに格
納される。この減算の結果、ボローが発生しない場合に
キャリーステータス判定回路から出力されたキャリース
テータス「１」はキャリーステータスレジスタに格納さ
れ、被減数の最上位桁でボローが発生した場合にキャリ
ーステータス判定回路から出力されたキャリーステータ
ス「０」はキャリーステータスレジスタに格納される． 次に、上記減算結果データが第２のレジスタに格納され
るとともにゼロ発生回路がら「ｏ」が第■のレジスタに
格納されて減算動作が再度実行されて補正演算動作がな
される。この場合、キャリーステータスレジスタでｒｌ
Ｊが保持されているときは２進加減算器から出力された
補正演算結果データが第３のレジスタに格納されること
は仰止回路により抑止され、キャリーステータスレシス
タでｒＱＪか保持されているときは２進加減算器から出
力された補正演算結果データが第３のレジスタに格納さ
れることは抑止回路により印止されない。
したがって、減算動作を実行した場合、被減数より減数
が小さいためにボローが発生しないときには減算結果デ
ータが第３のレジスタに格納されたままとなり、被減数
より減数が大きいためにボローが発生したときには補正
演算結果データが新たに第３のレジスタに格納される．
この結果、ボローの発生の有無とは無関係に補正演算が
なされ、条件分岐命令は使用されない。
が小さいためにボローが発生しないときには減算結果デ
ータが第３のレジスタに格納されたままとなり、被減数
より減数が大きいためにボローが発生したときには補正
演算結果データが新たに第３のレジスタに格納される．
この結果、ボローの発生の有無とは無関係に補正演算が
なされ、条件分岐命令は使用されない。
［実施＠］
次にこの発明について図面を参照して説明す？。
第１図はこの発明の１０進演算方式の一実施例における
ＩＯ進演算機構を示すブロック図である。ｔは演算する
データの一方を格納するソース１レジスタ、２は演算す
るデータの他方を格納するソース２レジスタ、３はソー
スｌレジスタ１およびソース２レジスタ２からデータを
入力して２進数の演算を行う２進加減算器、４はこの２
進加減算器３から出力された演算結果を格納する目的レ
ジスタである。５は２進加減算器３でなされた演算の結
果、最上位桁でボローが発生したとき「０」、発生しな
いとき「１」を出力するキャリーステータス判定回路で
ある。６はキャリーステータス判定回路５から送出され
たステータスの結果を格納するキャリーステータスレジ
スタ、７はロード指示信号を生成して目的レジスタ４に
送出することにより目的レジスタ４にデータを格納させ
る目的レジスタロード指示生成回路である。
ＩＯ進演算機構を示すブロック図である。ｔは演算する
データの一方を格納するソース１レジスタ、２は演算す
るデータの他方を格納するソース２レジスタ、３はソー
スｌレジスタ１およびソース２レジスタ２からデータを
入力して２進数の演算を行う２進加減算器、４はこの２
進加減算器３から出力された演算結果を格納する目的レ
ジスタである。５は２進加減算器３でなされた演算の結
果、最上位桁でボローが発生したとき「０」、発生しな
いとき「１」を出力するキャリーステータス判定回路で
ある。６はキャリーステータス判定回路５から送出され
たステータスの結果を格納するキャリーステータスレジ
スタ、７はロード指示信号を生成して目的レジスタ４に
送出することにより目的レジスタ４にデータを格納させ
る目的レジスタロード指示生成回路である。
８は補正演算のためにソースｌレジスタ１にロードする
ｒ■」を出力するゼロ発生回路、９はマイクロ命令をデ
コードして各部に指示を送出するマイクロ命令レコーダ
である。１０はソースｌレジスタｔにロードするデータ
を伝達するソース１バス、１１はソース２レジスタ２に
ロードするデータを伝達するソース２バスで、１３は目
的レジスタ４から出力されるデータを伝達する目的バス
である。
ｒ■」を出力するゼロ発生回路、９はマイクロ命令をデ
コードして各部に指示を送出するマイクロ命令レコーダ
である。１０はソースｌレジスタｔにロードするデータ
を伝達するソース１バス、１１はソース２レジスタ２に
ロードするデータを伝達するソース２バスで、１３は目
的レジスタ４から出力されるデータを伝達する目的バス
である。
第２図（ａ）〜（Ｃ）はこの１０進演算方式における命
令サイクルを示すタイムチャートであり、前述した第５
図と同様に、（ａ）は命令フェッチサイクル、（ｂ）は
デコードサイクル、（Ｃ）は実行サイクルを示しており
、第５図と同じく３段パイプライン構造となっている。
令サイクルを示すタイムチャートであり、前述した第５
図と同様に、（ａ）は命令フェッチサイクル、（ｂ）は
デコードサイクル、（Ｃ）は実行サイクルを示しており
、第５図と同じく３段パイプライン構造となっている。
次に、第１図に示した１０進演算機構において１０進減
算を実行する場合の動作を第３図のフローチャートを参
照して説明する。
算を実行する場合の動作を第３図のフローチャートを参
照して説明する。
まず、被減数をソース１バス１０を介してソースレジス
タ１に、減数をソース２バス１１．を介してソースレジ
スタ２にロードする。次に１０進減算の実行を指示する
。
タ１に、減数をソース２バス１１．を介してソースレジ
スタ２にロードする。次に１０進減算の実行を指示する
。
これにより、｛０進減算のマイクロ命令ＤＳＵＢが実行
される〈第３図ステップ１０１ ＞。すなわち、マイク
ロ命令ＤＳＵＢがマイクロ命令デコーダ９でデコードさ
れ各部に制御信号が送出されることによって、２進加減
算器３はソース■レジスタ１およびソース２レジスタ２
から被減数および減数を入力して減算を行い、この減算
結果のデータを目的レジスタ４にロードするとともに、
バイパスルート１１−ｌを介してソース２レジスタ２に
もロードする．これと同時に、キャリーステータス判定
回路５は２進加減算器３でなされた減算動作の結果、最
Ｌ位桁でボローが発生したか否かを判定し、ボローが発
生した場合に「Ｏ」、ボローか発生しない場合に「１」
をキャリーステータスレジスタ６にロードする。
される〈第３図ステップ１０１ ＞。すなわち、マイク
ロ命令ＤＳＵＢがマイクロ命令デコーダ９でデコードさ
れ各部に制御信号が送出されることによって、２進加減
算器３はソース■レジスタ１およびソース２レジスタ２
から被減数および減数を入力して減算を行い、この減算
結果のデータを目的レジスタ４にロードするとともに、
バイパスルート１１−ｌを介してソース２レジスタ２に
もロードする．これと同時に、キャリーステータス判定
回路５は２進加減算器３でなされた減算動作の結果、最
Ｌ位桁でボローが発生したか否かを判定し、ボローが発
生した場合に「Ｏ」、ボローか発生しない場合に「１」
をキャリーステータスレジスタ６にロードする。
次に、補正演算のマイクロ命令ＲＥＣＯＭが実行される
（第３図ステップ１０２）。すなわち、マイクロ命令Ｒ
ＥＣＯｌ４がマイクロ命令デコータ９でデコードされ各
部に制御信号が送出されることによって、ゼロ発生回路
８はソースｌバス↓Ｏを介してソース１レジスタ■に「
Ｏ」をロードする。そして、この状態で再び１０進減算
が実行される。この減算結果を目的レジスタ４にロード
するか否かは、目的レジスタロード生成指示回路７がキ
ャリーステータスレジスタ６の内容に従って判断する。
（第３図ステップ１０２）。すなわち、マイクロ命令Ｒ
ＥＣＯｌ４がマイクロ命令デコータ９でデコードされ各
部に制御信号が送出されることによって、ゼロ発生回路
８はソースｌバス↓Ｏを介してソース１レジスタ■に「
Ｏ」をロードする。そして、この状態で再び１０進減算
が実行される。この減算結果を目的レジスタ４にロード
するか否かは、目的レジスタロード生成指示回路７がキ
ャリーステータスレジスタ６の内容に従って判断する。
この目的レジスタロード生成指示回路７が目的レジスタ
４に送出するロード信号をアクティブにすれば減算結果
は目的レジスタ４にロードされ、インアクティブにすれ
ば減算結果は目的レジスタ４にロードされない。
４に送出するロード信号をアクティブにすれば減算結果
は目的レジスタ４にロードされ、インアクティブにすれ
ば減算結果は目的レジスタ４にロードされない。
次に、上述の動作を具体例で示す。
ｌ）被減数より減数が小さい場合
ｒ５４３−２３４Ｊという１０進減算を実行する場合、
ソース１レジスタ１にｒ５４３Ｊ 、ソース２レジスタ
２にｒ２３４，がロードされた後、１０進減算のマイク
ロ命令ＤＳＵＢが実行されると、目的レジスタ４および
ソース２レジスタ２にｒ３０９，という減算結果をロー
ドする（（１〉式）．この場合、被減数ｒ５４３】より
減数ｒ２３４．の方が小さいため、キャリーステータス
レジスタ６には「１」がロードされる。
ソース１レジスタ１にｒ５４３Ｊ 、ソース２レジスタ
２にｒ２３４，がロードされた後、１０進減算のマイク
ロ命令ＤＳＵＢが実行されると、目的レジスタ４および
ソース２レジスタ２にｒ３０９，という減算結果をロー
ドする（（１〉式）．この場合、被減数ｒ５４３】より
減数ｒ２３４．の方が小さいため、キャリーステータス
レジスタ６には「１」がロードされる。
これに続いて、補正演算のマイクロ命令ＲＥＣＯＭが実
行されると、ソースｌレジスタ１に「０」がロードされ
るとともにソース２レジスタ２に「３０９１がロードさ
れｒＱＯｏ．−ｒ３０９．という減算動作がなされる（
（２〉式〉。しかし、目的レジスタロード生成指示回路
７はキャリーステータスレジスタ６の内容が「１」なの
で、目的レジスタ４に送出するロード信号をインアクテ
ィブにする。したがって、ｒｏｏＯ』− ｒ３０９Ｊの
減算結果は目的レジスタ４にロードされず、目的レジス
タ４の内容はｒ３０９１のまま保持される。この結果、
キャリーステータスレジスタ６が「１」であるため、目
的レジスタ４の内容ｒ３０９Ｊにプラスの符号がつけら
れてｒ ＋ ３０９．という結果が最終的に得られる．
２）被減数より減数が大きい場合 ｒ２３４−５４３Ｊという１０進減算を実行する場合、
ソース１レジスタ１にｒ２３４， 、ソース２レジスタ
２にｒ５４３，がロードされた後、１０進減算のマイク
ロ命令ＤＳＵＢが実行されると、目的レジスタ４および
ソース２レジスタ２にｒ６９１Ｊという減算結果をロー
ドする（（３〉式〉。この場合、被減数ｒ２３４，より
減数ｒ５４３．の方が大きいため、キャリーステータス
レジスタ６には「０」がロードされる。
行されると、ソースｌレジスタ１に「０」がロードされ
るとともにソース２レジスタ２に「３０９１がロードさ
れｒＱＯｏ．−ｒ３０９．という減算動作がなされる（
（２〉式〉。しかし、目的レジスタロード生成指示回路
７はキャリーステータスレジスタ６の内容が「１」なの
で、目的レジスタ４に送出するロード信号をインアクテ
ィブにする。したがって、ｒｏｏＯ』− ｒ３０９Ｊの
減算結果は目的レジスタ４にロードされず、目的レジス
タ４の内容はｒ３０９１のまま保持される。この結果、
キャリーステータスレジスタ６が「１」であるため、目
的レジスタ４の内容ｒ３０９Ｊにプラスの符号がつけら
れてｒ ＋ ３０９．という結果が最終的に得られる．
２）被減数より減数が大きい場合 ｒ２３４−５４３Ｊという１０進減算を実行する場合、
ソース１レジスタ１にｒ２３４， 、ソース２レジスタ
２にｒ５４３，がロードされた後、１０進減算のマイク
ロ命令ＤＳＵＢが実行されると、目的レジスタ４および
ソース２レジスタ２にｒ６９１Ｊという減算結果をロー
ドする（（３〉式〉。この場合、被減数ｒ２３４，より
減数ｒ５４３．の方が大きいため、キャリーステータス
レジスタ６には「０」がロードされる。
これに続いて、補正演算のマイクロ命令ＲＥＣＯＭが実
行されると、ソース１レジスタ１に「０」がロードされ
るとともにソース２レジスタ２に「６９ｌｊがロードさ
れｒ０００』− ｒ６９１ Ｊという減算動作がなされ
る（（４〉式）。ここで、目的レジスタロード生戒指示
回路７はキャリーステータスレジスタ６の内容が「Ｏ」
なので、目的レジスタ４に送出するロード信号をアクテ
ィブにする．したがって、’ＯＯＯＪ ’６９１Ｊの
減算結果ｒ３０９，は目的レジスタ４にロードされ、目
的レジスタ４の内容はｒ６９１Ｊからｒ ３０９ ｊに
変化する。この結果、キャリニステータスレジスタ６が
「ｏ」であるため、目的レジスタ４の内容ｒ３０９，に
マイナスの符号がつけられてｒ−３０９Ｊという結果が
最終的に得られる。
行されると、ソース１レジスタ１に「０」がロードされ
るとともにソース２レジスタ２に「６９ｌｊがロードさ
れｒ０００』− ｒ６９１ Ｊという減算動作がなされ
る（（４〉式）。ここで、目的レジスタロード生戒指示
回路７はキャリーステータスレジスタ６の内容が「Ｏ」
なので、目的レジスタ４に送出するロード信号をアクテ
ィブにする．したがって、’ＯＯＯＪ ’６９１Ｊの
減算結果ｒ３０９，は目的レジスタ４にロードされ、目
的レジスタ４の内容はｒ６９１Ｊからｒ ３０９ ｊに
変化する。この結果、キャリニステータスレジスタ６が
「ｏ」であるため、目的レジスタ４の内容ｒ３０９，に
マイナスの符号がつけられてｒ−３０９Ｊという結果が
最終的に得られる。
以上説明したように、被減数より減数が小さい場合でも
被減数より減数が大きい場合でも、１ｏ進減算の実行に
はｌＯ進減算のマイクロ命令ＤＳＵＢおよび補正演算の
マイクロ命令ＲＥＣＯＭの２つのマイクロ命令を実行す
ればよい． 第２図に示すように１０進減算のマイクロ命令ＤＳＵＢ
のステップを８１、補正演算のマイクロ命令ＲＥＣＯｌ
４のステップを８２とし、マイクロ命令の１サイクルの
時間をＴとすれば、上記２つのマイクロ命令のステップ
ＳＬ，Ｓ２を順次行うので、ＩＯ進減算の実行に要する
時間は２Ｔとなる。
被減数より減数が大きい場合でも、１ｏ進減算の実行に
はｌＯ進減算のマイクロ命令ＤＳＵＢおよび補正演算の
マイクロ命令ＲＥＣＯＭの２つのマイクロ命令を実行す
ればよい． 第２図に示すように１０進減算のマイクロ命令ＤＳＵＢ
のステップを８１、補正演算のマイクロ命令ＲＥＣＯｌ
４のステップを８２とし、マイクロ命令の１サイクルの
時間をＴとすれば、上記２つのマイクロ命令のステップ
ＳＬ，Ｓ２を順次行うので、ＩＯ進減算の実行に要する
時間は２Ｔとなる。
方、前述した従来例の場合、補正演算の実行が必要なと
きは第５図のタイムチャートに示したように１０進減算
の実行に５Ｔの時間を要している。
きは第５図のタイムチャートに示したように１０進減算
の実行に５Ｔの時間を要している。
すなわち、この実施例においては、従来例に比較して１
０進減算に要する時間を３Ｔ短縮したこと？なる。
０進減算に要する時間を３Ｔ短縮したこと？なる。
［発明の効果］
以上説明したように、この発明の１０進演算方式によれ
ば、第１のレジスタおよび第２のレジスタから被減数お
よび減数を入力した２進加減算器により減算動作がなさ
れるとともにこの減算結果データは第３のレジスタに格
納される。この減算の結果、ボローが発生しない場合に
キャリーステータス判定回路から出力されたキャリース
テータス「１」はキャリーステータスレジスタに格納さ
れ、被減数の最上位桁でボローが発生した場合にキャリ
ーステータス判定回路から出力されたキャリーステータ
ス「０」はキャリーステータスレジスタに格納される． 次に、上記減算結果データが第２のレジスタに格納され
るとともにゼロ発生回路からｒ■，が第１のレジスタに
格納されて減算動作が再度実行されて補正演算動作がな
される。この場合、キャリーステータスレジスタで「１
」が保持されているときは２進加減算器から出力された
補正演算結果データが第３のレジスタに格納されること
は抑止回路により抑止され、キャリーステータスレジス
タで「０」が保持されているときは２進加減算器から出
力された補正演算結果データが第３のレジスタに格納さ
れることは抑止回路により抑止されない． したがって、減算動作を実行した場合、被減数より減数
が小さいためにボローが発生しないときには減算結果デ
ータが第３のレジスタに格納されたままとなり、被減数
より減数が大きいためにボローが発生したときには補正
演算結果データが新たに第３のレジスタに格納される。
ば、第１のレジスタおよび第２のレジスタから被減数お
よび減数を入力した２進加減算器により減算動作がなさ
れるとともにこの減算結果データは第３のレジスタに格
納される。この減算の結果、ボローが発生しない場合に
キャリーステータス判定回路から出力されたキャリース
テータス「１」はキャリーステータスレジスタに格納さ
れ、被減数の最上位桁でボローが発生した場合にキャリ
ーステータス判定回路から出力されたキャリーステータ
ス「０」はキャリーステータスレジスタに格納される． 次に、上記減算結果データが第２のレジスタに格納され
るとともにゼロ発生回路からｒ■，が第１のレジスタに
格納されて減算動作が再度実行されて補正演算動作がな
される。この場合、キャリーステータスレジスタで「１
」が保持されているときは２進加減算器から出力された
補正演算結果データが第３のレジスタに格納されること
は抑止回路により抑止され、キャリーステータスレジス
タで「０」が保持されているときは２進加減算器から出
力された補正演算結果データが第３のレジスタに格納さ
れることは抑止回路により抑止されない． したがって、減算動作を実行した場合、被減数より減数
が小さいためにボローが発生しないときには減算結果デ
ータが第３のレジスタに格納されたままとなり、被減数
より減数が大きいためにボローが発生したときには補正
演算結果データが新たに第３のレジスタに格納される。
この結果、従来とは違ってボローの発生の有無とは無関
係に補正演算がなされ、条件分岐命令は使用されないの
で、１０進減算を高速に実行することができる。
係に補正演算がなされ、条件分岐命令は使用されないの
で、１０進減算を高速に実行することができる。
第１図はこの発明の１０進演算方式の一実施例における
１０進演算機構を示すブロック図、第２図は同実施例に
おけるフローチャート、第３図は同実施例におけるタイ
ムチャート、第４図は従来例におけるフローチャート、
第５図は従来例におけるタイムチャートである． １・・・ソース１レジスタ（第１のレジスタ〉、２・・
−ソース２レジスタ（第２のレジスタ）、３・・・２進
加減算器、４・・・目的レジスタ（第３のレジスタ）、
５・・・キャリーステータス判定回路、６・・・キャリ
ーステータスレジスタ、７・・・目的レジスタロード指
示生或回２８（抑止回路〉、８・・・ゼロ発生回路． 第１図
１０進演算機構を示すブロック図、第２図は同実施例に
おけるフローチャート、第３図は同実施例におけるタイ
ムチャート、第４図は従来例におけるフローチャート、
第５図は従来例におけるタイムチャートである． １・・・ソース１レジスタ（第１のレジスタ〉、２・・
−ソース２レジスタ（第２のレジスタ）、３・・・２進
加減算器、４・・・目的レジスタ（第３のレジスタ）、
５・・・キャリーステータス判定回路、６・・・キャリ
ーステータスレジスタ、７・・・目的レジスタロード指
示生或回２８（抑止回路〉、８・・・ゼロ発生回路． 第１図
Claims (1)
- 【特許請求の範囲】 第１のレジスタに格納された被減数および第２のレジ
スタに格納された減数を入力するとともに入力した被減
数から減数を減算してこの減算結果を第３のレジスタに
格納して減算動作を実行する２進加減算器と、 この２進加減算器で減算した結果、被減数の最上位桁で
ボローが発生した場合にキャリーステータスとして「０
」を出力しボローが発生しない場合にキャリーステータ
スとして「１」を出力するキャリーステータス判定回路
と、 「０」を発生するゼロ発生回路と、 キャリーステータス判定回路から出力されたキャリース
テータスを保持するキャリーステータスレジスタと、 キャリーステータスレジスタが「１」を保持している場
合、２進加減算器から出力される減算結果のデータを第
３のレジスタに格納することを抑止する抑止回路とを設
け、 第１のレジスタおよび第２のレジスタに被減数および減
数を格納して減算動作を実行し、この減算結果を第２の
レジスタに格納するとともにゼロ発生回路から出力され
た「０」を第１のレジスタに格納した後、減算動作を実
行して補正演算動作を行うことを特徴とする１０進演算
方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163679A JPH0330018A (ja) | 1989-06-28 | 1989-06-28 | １０進演算方式 |
| US07/544,863 US5086406A (en) | 1989-06-28 | 1990-06-28 | Circuit arrangement for decimal arithmetic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163679A JPH0330018A (ja) | 1989-06-28 | 1989-06-28 | １０進演算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330018A true JPH0330018A (ja) | 1991-02-08 |
Family
ID=15778540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163679A Pending JPH0330018A (ja) | 1989-06-28 | 1989-06-28 | １０進演算方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5086406A (ja) |
| JP (1) | JPH0330018A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5699287A (en) * | 1992-09-30 | 1997-12-16 | Texas Instruments Incorporated | Method and device for adding and subtracting thermometer coded data |
| US5751623A (en) * | 1995-11-22 | 1998-05-12 | Amalgamated Software Of North America, Inc. | Digital computer for adding and subtracting |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60262243A (ja) * | 1984-06-08 | 1985-12-25 | Matsushita Electric Ind Co Ltd | 高速演算装置 |
| JPS623335A (ja) * | 1985-06-28 | 1987-01-09 | Yokogawa Hewlett Packard Ltd | コンピュータ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1257003A (en) * | 1985-06-19 | 1989-07-04 | Tadayoshi Enomoto | Arithmetic circuit |
| US4866656A (en) * | 1986-12-05 | 1989-09-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | High-speed binary and decimal arithmetic logic unit |
| US4811272A (en) * | 1987-05-15 | 1989-03-07 | Digital Equipment Corporation | Apparatus and method for an extended arithmetic logic unit for expediting selected floating point operations |
-
1989
- 1989-06-28 JP JP1163679A patent/JPH0330018A/ja active Pending
-
1990
- 1990-06-28 US US07/544,863 patent/US5086406A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60262243A (ja) * | 1984-06-08 | 1985-12-25 | Matsushita Electric Ind Co Ltd | 高速演算装置 |
| JPS623335A (ja) * | 1985-06-28 | 1987-01-09 | Yokogawa Hewlett Packard Ltd | コンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5086406A (en) | 1992-02-04 |
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