JPS62285137A - デイジタル信号処理プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、音声の分析や合成、符号化等の音声情報処理
１画像情報処理などに用いられるディジタル信号処理プ
ロセッサに係り、特に除算を高速に行うのに好適なディ
ジタル信号処理プロセッサに関する６ 〔従来の技術〕 まず、伝統的な除算アルゴリズムに、コンピュータ　ア
リスメテイツク　プリンシプルズ、アーキテクチャ、ア
ンドデザイン（Ｃｏｍｐｕｔｅｒ　Ａｒｉｔｈｍｅｔｉ
ｃＰｒｉｎｃｉｐｌｅｓ、　Ａｒｃｈｉｔｅｃｔｕｒｅ
、　ａｎｄ　Ｄｅｓｉｇｎ、　ＫａｉＨｗａｎＨ，Ｊｏ
ｈｎ　ｌｉ’１ｌａｙ＆５ｏｎｓ、　Ｉｎｃ、　）９７
９）などに記載されている、ノン　リストアリングデイ
ヴイジョンアルゴリズ云（Ｎｏｎ−Ｒｅｓｔｏｒｉｎｇ
　ＤｉｖｉｓｉｏｎＡｌｇｏｒｉｔｈｍ　）がある。従
来のディジタル信号処理プロセッサでは、このアルゴリ
ズムを用いて、たとえば、（３２ビツトの固定小数点形
式の正数）÷（１６ビツトの同様の数）の除算を約１０
０命令サイクルで処理していた。ヴかし、除算の高速化
については配慮されていなかった。

つぎに、マイクロプロセッサの分野で除算技術を調査す
れば、Ａｍ２９００フアミリーデータ　ブック２−２２
頁から２−２４頁（Ｔｈｅ　Ａｍ２９００　Ｆａｍｉｌ
ｙＤａｔｅ　Ｂｏｏｋ、　Ａｄｖａｎｃｅｄ　Ｍｉｃｒ
ｏ　Ｄｅｖｉｃｅｓ、　Ｉｎｃ、　２−２２−２−２４
）に見られるように、加算命令コド（ＡＤＤ）をステー
タスレジスタの符号ビットでモディファイすることによ
って、ノン−レスドアリング−ディビジョン（Ｎｏｎ−
ＲｅｓｔｏｒｉｎｇＤｉｖｉｓｉｏｎ　）の高速化をは
かった例がある。しかし、マイクロプロセッサとして除
算を見た場合ここては、命令メモリ愈の低減、およびユ
ーザにとっての命令の使い勝手については配慮されてい
なかった。

〔発明が解決しようとする問題点〕

上記従来技術は、ノン・レスドアリング・ディビジョン
・アルゴリズムＮｏｎ−ＲａｓｔｏｒｉｎｇＤｉｖｉｓ
Ｎｏｎ−Ｒａ５ｔｏｒｉｎによる高速除算が可能なもの
の、加算命令が除算用であることを示すための別なビッ
トが命令メモリに必要な点でメモリ量の低減については
配慮されておらず、また、除算なのに加算命令を発行す
ることが必要な点でユーザの使い勝手について配慮され
ておらず、命令メモリ量がふえる、使い勝手が悪いとい
う問題があった。

本発明の目的は、命令メモリの増加をおさえて、使い勝
手のよい高速除算が可能なディジタル信号処理プロセッ
サを提供することにある。

〔問題点を解決するための手段〕

上記目的は、ディジタル信号処理プロセッサにおいて、
命令デコーダ（ＩＤＥＣと言う）の出力とコンディショ
ンコードレジスタ　（ＯＣＲと言う）の出力との論理演
算を行い、その結果でアリスメテイックロジックユニッ
ト（ＡＬＵと言う）の動作を制御する制御部を設けるこ
とにより達成される。

〔作用〕

加算命令に対応するＩＤＥＣの出力ビットをＡＤＤ、減
算命令に対応する出力ビットをＳＵＢ、除算命令に対応
する出力ビットをＤＶＤ、などと呼ぶ。

ＣＣＲは、１命令前のＡＬＵの演算結果の状態、たとえ
ば符号ビット（Ｓと呼ぶ）などの値を記憶している。

制御部は、ＩＤＥＣの出力とＣＣＲの値を入力として、
ＡＤＤ＋ＤＶＤ　−Ｓなる論理演算の結果が真値のとき
にはＡＬＵに加算動作をさせ、ＳＵＢ＋ＤＶＤ　−Ｓが
真値のときには減算をさせる。

これによって、除算命令１サイクルでＮＮｏｎ−Ｒｅ５
ｔｏｒｉｎ　Ｄｉｖｉｓｉｏｎ　Ａｌｇｏｒｉｔｈｍに
もとづく除算の１ビット分を処理できる。

すなわち、ＩＤＥＣは、加算や減算命令などと同様に設
定した除算命令コードをデコードして、ある特定のビッ
トに出力を発生するので、命令メモリに除算を示すため
の他のビットは不要である。また、ユーザは除算のとき
には除算命令をプログラムすればよい。

〔発明の実施例〕

以下、本発明の一実施例を第１図から第６図により説明
する。

第１図はディジタル信号処理プロセッサの構成を示す。

まず、図のＩ　Ｍ、　Ｉ　Ｒ，ＡＧＥＮおよびＡＲを説
明する。これらの構成方法は従来から広く知られている
。ＩＭはクイクロ命令を格納したメモリで、ＡＤＲはア
ドレス入力端子、ＤＯはデータ出力端子を示す。ＩＲは
ＩＭから読み出されたマイクロ命令をラッチするレジス
タで、ＤＩはデータ入力端子、ＤＯはデータ出力端子を
示す。ＡＧＥＮはＩＭのアドレスを生成する回路で、Ｉ
Ｉはマイクロ命令の一部（命令名とブランチ先のアドレ
ス）をＩＲから入力する端子、ＣＩはブランチ条件をコ
ンディションコードレジスタＯＣＲから入力する端子、
ＡＯはＩＭのアドレスを出力する端子を示す。たとえば
、ＩＭのｎ番地のマイクロ命令がＡＤＤ　（加算） などの演算命令であった場合、ＡＧＥＮは次に実行する
命令をＩＭから読み出すためにアドレスｒｌ＋　１をＡ
Ｏに出力する。ｎ番地の命令が Ｊｕｍｐ　　ｍ　　ｉｆ　　ＣＣＲ（Ｓ　）＝　０（Ｏ
ＣＲのサインビットＳが０のときｍ番地の命命を実行せ
よ）などのブランチ命令であった場合には、　ＡＧＥＮ
はＳ＝ｏならばｍを、Ｓ＝１ならばｎ＋１をＡＯに出力
する。ＡＲはＩＭのアドレスデータをラッチするレジス
タで、ＤＩはデータ入力端子、ＤＯはデータ出力端子を
示す。

つぎに、Ｄ［ｌＵＳ、ＤＭ、ＲＥＧおよびＭＯＬＴを説
明する。　ＤＢＵＳは、たとえば３本の１６ビツトデー
タバス（それぞれ、ＸＤ、ＹＤ、ＺＤと言う）を示す。

ＤＭはデータメモリで、出力ＤＢＵＳのうちＸＤまたは
ＹＤに接続され、入力はＺＤに接続されている。ＲＥＧ
はレジスタ類１Ｍ０ＬＴは乗算器を示す。

つぎに、本発明の主旨であるＩＤＥＣ，ＣＡＬＵ、ＡＬ
Ｕ。

ＡＣＣ，ＣＣＲを説明する。ＡＬＵは加減算、論理演算
を実行するアリスメテイツクロジックユニットで、ＸＩ
、ＹＩはデータ入力端子、ＦＣは制御信号入力端子、Ｒ
ｅは演算結果出力端子を示す。

ＡＣＣはＡＬＵの演算結果を蓄えるアキュムレータで、
ＤＩはデータ入力端子、ＥＮは入出力制御信号の入力端
子、ＤＯはデータ出力端子を示す。

ＣＣＲはＡＬＵ演算結果の状態をあられすサインビット
、キャリービット、オーバーフローフラグおよびゼロフ
ラグを蓄えるコンディションコードレジスタで、ＤＩ、
ＥＮおよびＤＯはＡＣＣと同様の端子である。ＩＤＥＣ
ｊよマイクロ命令をデコードするデコーダで、ＤＩは命
令コードの入力端子、Ｄｏはデコード結果の出力端子で
あり、たとえば、マイクロ命令が加算命令の場合にはそ
れに対応する出力ビット（以下［ＩＡＤＤと言う）に信
号を発生し、減算命令の場合にはそれに対応する別な出
力ビット（以下ＢＳＵＢと言う）に信号を発生し、命令
メモリ量を増加させることなく除算を行うための除算命
令であった場合にはそれに対応する別な出力ビット（以
下ＢＤＶＤと言う）に信号を発生する。ＣＡＬＵはＩＤ
［ＥＣの出力とＯＣＲの値との論理演算を行い、その結
果でＡＬＵの動作を制御することを特徴とする。論理演
算回路から成る制御部で、工１はデコードされたマイク
ロ命令の入力端子、ＣＩはＯＣＲの値の入力端子、ＣＡ
はＡ　Ｌ　Ｕ制御信号の出力端子、Ｃ１，Ｃ２はそれぞ
れＡＣＣ，ＯＣＲ制御信号の出力端子である。ＣＡＬＬ
Ｉの論理演算の内容は、命令セットをたとえば加算、減
算および除算の３種に限定した場合は、 ＡＤＤＭ＝ＢＡＤＤ＋ＢＳＵＢ＋ＢＤＶＤ、Ｉ　ＮＶＸ
＝ＢＳＵＢ＋Ｓ　−ＢＤＶＤなどである。ここでＳはＣ
ＣＲのサインビット。

ＡＤＤＭ、　ＩＮＶＸはＣＡの信号の一部で詳細は後で
述べる。

本発明の主旨は、上述のように、１ＤＩＥｃの出力とＯ
ＣＲの値をＡＬＵの制御部ＣＡＬＵに入力し、二二で論
理演算を行うことによって、ＩＤＥＣの出力が念算命令
であった場合にはＯＣＲの値に応じてＡＬＬＩを制御す
ることにある。

加減算器を用いた除算には、Ｎｏｎ−ＲｅｓｔｏＮｏｎ
−Ｒｅ５ｔｏｒｉｎ　Ａｌｇｏｒｉｔｈｍが広く使用さ
れている。この方法は、基本的には、 ［第１ステツプコ Ｒｏ”ＤＤ−Ｄ ここで、 ＤＤは被除数 りは除数 Ｒｏは余り。

〔第１ステツプ］ Ｒｏ＜Ｏならば。

Ｒｏ＞Ｏならば、 ここで、 Ｑｌは商のＭＳ’Ｂ（最上位ビット）、Ｒｏ　’　はＲ
ｏをＭＳＢ側へ１ビツトシフトした値。

Ｒ１は第１ステツプでの余り。

〔第１ステツプコ Ｒ１−１＜Ｏならば。

Ｒ１−１＞Ｏならば、 ここで、 Ｒ１−１は第ｉ−１ステップでの余り、Ｑｌは商のＭＳ
Ｂから数えて第ｉビット目の値、Ｒ，−裏′はＲ１−ｔ
　をＭＳＢ側へ１ビツト・シフトした値、 １２、は第１ステツプでの余り。

のように、余り（Ｒｒ−１）の正負によって、商の値（
Ｑ、’）と次のステップ（ｉ）の演算を順次。

決めて行く方法である。

従来のディジタル信号処理プロセッサでは、このアルゴ
リズムを、ブランチ命令を主体として、つぎのように処
理していた。

ｂ　　Ｊｕｍｐ　ａ　ｉｆ　（ＣＣＲ（Ｓ（Ｒ，−ｚ　
））＝Ｏ）鈷＝Ｏ ３ｈｉｆｔ　Ｒ１−■ Ｒｒ　＝　Ｒ１−１’　＋　Ｄ Ｊｕｍｐ　ｂ ａＱｔ＝１ Ｓｈｉｆｔ　Ｒｔ−ｕ Ｒｒ　＝Ｒ＋−ｔ’　　　Ｄ Ｊｕｍｐｂ ここで、ＣＣＲ（Ｓ（Ｒ，−１））はＯＣＲのサインビ
ットを示し、Ｊｕｍｐ　ａ　ｉｆ　（ＣＣＲ（）＝Ｏ）
は第１図のＡＧＥＮによる制御である。この処理には、
１ステツプ（１ビツト）あたり６〜７命令サイクル（命
令サイクルとは加算などの基本命令実行時間を言う）必
要とし、　（３２ビツト数）÷（１６ビツト数）では６
．５　　Ｘ１６で１０４命令サイクル程度必要であった
。

本発明はこの除算アルゴリズムを１ステツプあたり１命
令サイクルで処理するもので、除算命令が第１図のＩＤ
ＥＣでデコードされてＣＡＬＵのＩＩ端子に入力された
とき、ＣＡＬＵはＣＡ端子につぎのＡＬυ制御信号群Ｆ
Ｃを出力する。

ＦＣ：５Ｘ１１＝１ ＳＸＩ２＝Ｏ ８ＸＩ３：０ ３Ｙ１１＝Ｏ ３Ｙ　Ｉ　２＝Ｏ ８ＹＩ３＝１ ＱＩ＝Ｓ ＣＬＫＸ＝１ ＣＬＫＹ＝１ １ＮＶＸ＝Ｓ ＩＮＶＹ＝Ｏ ＡＤＤＭ＝１ ＡＮＤＭ＝０ ０ＢＭ＝　Ｏ ＥＯＲＭ＝Ｏ ＣＩＮ＝Ｓ ＴＨ＝　１ ＳＬ＝Ｏ ３Ｒ＝Ｏ ３ＩＮ＝０ ここで、Ｓは前命令でのＡＬＵの演算結果の状態を記憶
しているＯＣＲのサインビット（ＣＡＬＵのＣＩ端子に
入力）で、　はＮＯＴ　（１の補数）を示す。

ＡＬＵの実施例を第２図、第３図により説明する。まず
、ＡＬＵの構成を第２図に示す。破線内がＡＬＵで、Ｄ
ＢＵＳ、ＸＩ、ＹＩ、ＦＣ，ＲＯおよびＡＣＣは第１図
で説明した信号や回路である。

河υＸＸは入力ＩＩ、Ｉ２．Ｉ３のいずれか一つを、制
御端子５ＩＥＬＸ４：印加される信号５ＸＩＩ、　５Ｘ
Ｉ２．５ＸＩ３で選択して○に出力するマルチプレクサ
で、たとえば。

ＳＸＩ　１＝１のときには、○に （（Ｘ　Ｄ　）１Ｂ　（０）ｔａ）　　を出力し、５Ｘ
Ｉ２＝１のときには。

（（ＺＤ）１Ｂ　（０）１６） ＳＸＩ　３＝１のときには、○に （（ＭＯ）３２）を出力する。

添字１６．３２はビット数をあられし、（０）ｚａは下
位１６ビツトがＯであることを示す。阿υＸＹも同様で
。

５Ｙ１１＝１のときには、Ｏに （（Ｙ　Ｄ）ｒｅ　（０）ｔＢ）　を出力し、５ＹＩ２
＝１のときには、 （（Ａｃｃの値）８２） ＳＹＩ３＝１のときには、○に （（ＭＳＢを除いたＡＣＣの値）ｓｓ　（Ｑ　Ｉ　）ｔ
）を出力する。

ＡＩＮＸはクロック端子に入力される信号ＣＬＫＸが１
のとき、３２ビツトのデータエをラッチしてＯに出力す
るレジスタで、ＡｉＮＹも同様である。ＣＭＰＸはＣＭ
Ｘに入力される制御信号１ＮＶＸが１のとき、１に入力
された３２ビツトのデータのうち上位１６ビツトは１の
補数をＯに、下位１６ビツトはそのまま○に、　ＩＮＶ
Ｘが０のとき、■に入力されたデータをそのまま○に出
力する補数回路である。ＣＭＰＹも同様。ＦＡＤは全加
算あるいは論理演算を実行する回路で、ＦＵＩＩＩＣに
入力される制ｍｔＲ号により、ＡＤＤＭ＝１のとき、σ
＝ａ＋ｂ＋ｃＩＮＡＤＤＭ＝１のとき、σ＝ａ−ｂ などを行う。加Ｗ時、ＣＩＮはａまたはｂのＭＳ［ｌか
ら数えて１６ビツト目に入力される（第５図参照）。σ
はキャリー出力を含めて３３ビツトとなる。ＳＨＦはシ
フタで、 ＴＨ＝１のとき、 ｒ＝（（σ’　）−ｚ） ＳＬ＝１のとき、 ｒ＝１ＭｓＢを除いた（１　’　）ａｘ　（Ｓ　Ｉ　Ｍ
）１）ＳＲ＝１のとき、 ｒ＝（（Ｓ　Ｉ　Ｎｂ　（ＬＳＢを除いたａ’　）３１
）を端子○に出力する。ここで、σ′はσからキャリー
ビットＣを取った値である。さらにＳＨＦ’には、入力
１　　（Ｃ，σ′）のうちキャリーピッＩ−Ｃおよびサ
インビットＳ　（σ′のＭＳＢ）をそのまま端子○に、
σのオーバーフローおよびσ′のゼロを検出してフラグ
○と２を端子Ｏに出力する機能を含むものとする。ＡＣ
ＣはＡＬＵ出力出力力える３２ビツトのアキュームレー
タである。また、ＡＬＵ出力Ｃ，Ｓ、○および２はＣＣ
Ｒに菩えられる。

ＡＬＵの動作タイミングを第３図に示す。１命令サイク
ルは、加算などの基本命令の実行時間で。

たとえば５０ｎＳである。ＡＬＵは、φ０〜ψ杏のクロ
ックで制御する。φＯのタイミングでＣＡＬＵはＡＣＣ
のＥＮ端子を制御し、ＡＣＣはデータを端子０１または
０２に出力する。同時にＣＡＬＵは、ＭＵＸＸ、　ＭＵ
ＸＹ、　ＡＩＮＸ、　ＡＩＮＹ（７１制御信号を出力す
る。

：、：：テＡＩＮＸ、　ＡＩＮＹは、ＭＵＸＸ、　ＭＵ
ＸＹテ選択されたデータをラッチする。データメモリＤ
Ｍからｏｕｕｓに、あるいは乗算器ＭＵＬＴからＭＯに
データが出力されろタイミングも、ＡＣＣと同様にφ０
である。つぎに、φ１からφ３の後縁までの間、　ＣＡ
ＬＵはＣＭＰＸ　。

ＣＭＰＹ、　ＦＡＤ　、　Ｓ　Ｉ■Ｆの制御信号を出力
する。そして、ＡＬＵの演算結果は、φ３のタイミング
で、ＡＣＣおよびＣＣＲに取り込んで、１命令を終了す
る。

第１図、第２図の構成におけるデータの動きを説明する
。

第４図に被除数ＤＤと除数りのデータフォーマットを示
す。ＤＤは３２ビツトの正数（サインビット５＝Ｏ）で
、すでにＡＣＣに設定されていて。

これをＡＣＣ（ＤＤ）とあられす、Ｄは１６ビツトの正
数で、ＤＭに蓄えられていて、これをＤＭ（Ｄ）とあら
れす。

さて、ＤＤ÷Ｄは、除算命令（以下ＤＶＤ命令とも言う
）などを使って、つぎのように行う。

ＳＵＢ　　ＡＣＣＵ←ＡＣＣＵ−ＤＭ　　　　・・・（
１）ＪＭＰ　　ＯＶＰ　　ＩＦ　　ＣＣＲ（Ｓ）＝Ｏ・
（２）ＲＥＰＩ、１６　　　　　　　　　　　　・・・
（３）ＤＶＤ　　（ＡＣＣ，ＤＭ）　　　　　　　　　
・・・（４）ＴＲＦ　ＲＥＧ４−ＡＣＣＵ　　　　　　
　　・・・（５）ＤＶＤ　　（ＡＣＣ，ＤＭ）　　　　
　　　　　・・・（６）ＬＤＡ　　　ＡＣＣＵ−＋ＲＥ
Ｇ　　　　　　　　　　　・・・（７）ＪＭＰ　　　Ｅ
ＮＤ　　　Ｉ　Ｆ　　　ＣＣＲ（Ｓ）＝Ｏ・・・（８）
ＡＤＤ　　　ＡＣＣＵ４−Ａ、ＣＣＵ＋ＤＭ　　　　　
・・・（９）ＪＭＰ　　　ＥＮＤ　　　　　　　　　　
　　　　　　　・・・（１０）ここで（１）は減算命令
（ＳＵＢ）で、ＮＮｏｎ−Ｒｅ５ｔｏｒｉｎ　Ｄｉｖｉ
ｓｉｏｎΔ１ｇｏｒｉｔｈｍの［第Ｏステップコに相当
して、　ＣＡＬＵの制御によってＡＣＣに蓄えられてい
るＤＤの上位１６ビツトからＤＭに蓄えられているＤの
値を減算して、その結果をＡＣＣの上位１６ビツト（Ａ
ＣＣＵとあられす）およびＣＣＲに格納することを示す
。（２）は、前命令ＳＯＢの結果が正または０、すなわ
ちＤＤ＞Ｄであれば○ＶＦ番地へブランチする命令（Ｊ
ＭＰ）である。

ＯＶＦ番地に；まオーバーフロー処理プログラムがある
。、Ｉ　Ｍ　Ｆ命令はＡＧＥＮで処理し、ＡＣＣ，ＣＣ
Ｒは変化しない、（２）はリピート命令（ＲＦ　Ｐ　）
で、つぎの１命令すなわちＤＶＤ命令を１６回繰り返し
て実行することを示す、ＲＦＰはＡＧＩＥＮで処理し、
ＡＣＣ，ＯＣＲは不変である。

（４）は除算命令（ＤＶＤ）で、Ｎｏｎ−Ｒｅｓｔｏｒ
ｉｎＫＤｉｖｉｓｉｏｎ　Ａｌｇｏｒｉｔｈｍの［第１
ステツプコから［第１６ステツプ］に相当する。第５図
に［第ｉステップ］でのＡＬＵのデータの動きを示す。

まず、前述したようにタイミングφ０でＣＡＬＵは、Ａ
ＣＣおよびＣＣＲの出力制御信号を発生し、前ステップ
でＣＣＲに格納された演算結果のサインビット、すなわ
ちＣＣＲ（Ｓ　（Ｒｔ−ｔ））に応じて商Ｑ、のＬ　Ｓ
　Ｂ　（Ｓ　（Ｒ＋−ｔ））を出カシ、ＭＵＸＸ、　Ｍ
ＵＸＹノｆ＝　Ｌ／タクト号５ＸＩＩ、　５ＹＩ３を発
生り、　ＡＩＮＸ、　ＡＩＮＹ（７）ラッチクロックＣ
ＬＫＸ、　ＣＬＫＹを発生する。これによってＡＬＵは
、ＡＣＣの出力（Ａ　ＣＣ（Ｒｌ−１、Ｑ　ｔ−１））
を１ビツトＭＳＢ側ヘシフトしてＬＳＢにＳ（Ｒｔ−ｔ
）を加えた値（Ｒｔ−ｔ’　、　Ｑｌ−１）を選んでＡ
ＩＮＹに取り込み、ＡＩＮＸには上位１６ビツトにＤＭ
の出力りを、下位１６ビツ１〜にＯをラッチする。つぎ
にφ１からφ３の後縁までの間、　ＣＡＬＵは、ｃ　Ｃ
Ｒ（Ｓ　（Ｒ、−ｔ））がＯのときはＩＮＶＸ、　ＡＤ
ＤＭおよびＣＩＮを、ｃ　ＣＲ（ｓ　（Ｒ、−ｔ））が
１のときは、Ａ　Ｉ）Ｄ　Ｍを発生する。これによって
ＡＬＵのＦＡＤは上位１６ビツトで ＯＣＲ（Ｓ　（Ｒ＋−１））が○のときはＲ１＝　Ｒ１
−ｈ’　　＋　Ｄ　＋　１＝Ｒ＋−ｔ’　　　　Ｄ ＣＣＲ（Ｓ（Ｒｔ−ｔ））が１のときはＲ，＝　Ｒ１−
１’　　＋　Ｄ を行う。下位１６ビツトには、入力すの下位１６ビツ１
〜（Ｒｔ−ｉ’の一部とＱ、）がそのまま出力される。

なお、シフタＳ　ＩＩ　ＦはＤＶＤ命令のときはスルー
（ＴＨ）とする。タイミングφ３で（Ｒ１、Ｑｔ　）を
ＡＣＣに、Ｓ（Ｒ，）等をＣＣＲに取り込んで［第ｉス
テップ］のＤＶＤ命令を完了する。

このようにＤＶＤ命令では、前ステップでＣＣＲに格納
された演算結果をサインピッ１−に応じて、ＡＬＵ演算
（Ｑ、の値と加算／減算の演算）を制御する。

（４）までの演算結果を第６図に示す。ＤＶＤ命令が１
６回実行されたので、ＡＣＣの上位１６ビツトにＲｘａ
が、下位１６ビツトにＱＩＢが蓄えられている。ところ
が、商Ｑを求めるためには［第１６ステツプコのＤＶＤ
命令の結果（ＣＣＲ（Ｓ（Ｒｌｓ）））をＱｚｅのＬＳ
Ｂに追加することが必要なので、（５）ＲｚａをＤＢＵ
Ｓ経由でＲＥＧに退避した後（ＴＲＦはトランスファー
命令を示し、このときＣＣＲは不変）、（６）　でＤＶ
Ｄ命令を１回実行する。この結果、ＡＣＣの下位１６ビ
ツトに商Ｑが得られる。余りについては、Ｒ１［＋が負
ならば引きすぎなので、Ｒ１Ｂ　＋　Ｄを行う必要があ
る。

そこで、ＲＥＧに退避したＲ１１ｌを（７）でＡＣＣＵ
にロードして（ＣＣＲにＲｔａの状態が反映される）、
（８）でＲｌｅが正またはＯならばＥＮＤ番地へブラン
チし、負ならば（９）でＲ＋ｅ＋Ｄを実行してその結果
をＡＣＣＬＩに格納し、　　（１０）でＥＮＤ番地へ行
く。ＥＮＤ番地は除算プログラムの終了番地を示す。（
７）〜（１０）を補足する。（７）のＬＤＡはロードア
キュムレータ命令を言い、このときＣＡＬＵ　ノ制御に
よってＡＬＵとＡＣＣは、ＡＩＮＸに（（Ｒｒｅ）ｔｓ
　（０）ｔａ）を、ＡＩＮＹに（（０）１２）をラッチ
して、　　（（Ｒｌｃ）ｔｓ　（０）ｔｓ）→・（（０
）３２）を行い、この結果の−Ｆ位１６ビツ１−をＡＣ
ＣＵに取り込む。ＡＣＣの下位１６ビツｊ−は不変であ
る。（８）。

（１０）はＡＧＥＮの制御による。（９）の加算命令（
ＡＤＤ）ではＣＡＬＵの制御でＡＬＵとＡＣＣは、ＡＩ
ＮＸに（（Ｄ）ｘｅ　（○）ｌａ）　　をＡＩＮＹに（
（Ｒｔｓ）ｔ。

（０）ｚｃ）をラッチし、ＦＡＤで両者を加算して。

結果の上位１６ビツトをＡＣＣＵに取り込む、ＡＣＣの
下位１６ビツトは不変である。

（１）〜（１０）の結果、ＡＣＣの上位１６ヒツトに余
りが、下位１６ビツトに商が得られる。

最後に数値例を２例示す。説明の簡略化のため被除数Ｄ
Ｄは６ビツト、除数りは３ビツトとする。

［例１コ　１１÷３＝３余り２ ＤＤ＝ＯＯ１０１１ Ｄ　　＝０１１ ＣＣＲ（Ｓ　（Ｒ１））＝　１なので ＤＶＤ　　　　１１１１１０口 ここで、余りＲ＝Ｒｓ＝０１０が得られる。

商Ｑ＝０１１が得られる。

［例２］１１÷５＝２余りＩ ＤＤ＝ＯＯ１ＯＬＬ Ｄ　　＝１０１ ｏ１０１１ ＳＵＢ　　　　　１０１　　↓ ＣＣＲ（Ｓ　（Ｒ２））＝　Ｏなので ＤＶＤ　　　　ＯＯ１０ｏｎ 商Ｑは、 余りＲは、Ｒａが負なので ともとめられる。

本実施例によれば、（３２ビツトの数値）÷（１６ビツ
トの数値）の除算を２４命令サイクルで処理することが
できる。商だけ必要な場合は。

ＳＵＢ 　Ｍ　Ｐ ＲＦＰ　　１．１７ ＶＤ の２０命令サイクルで済む。

〔発明の効果〕

本発明によれば、命令メモリ量の増加をおさえて、使い
勝手のよい高速除算が可能なディジタル信号処理プロセ
ッサを提供できる。

たとえば、ＩＫワードの命令メモリ容量を有するプロセ
ッサであればＩＫビット救済できる。除算の高速性につ
いては、たとえば、（３２ビツトの固定小数点形式の正
数）÷（１６ビツトの同様の数）は２０〜２４命令サイ
クルで処理できるので従来のプロセッサに比べると５倍
程度高速である。

【図面の簡単な説明】

第１図はディジタル信号処理プロセッサの構成図、第２
図はアリスメテイツクロジック二二ツ１〜の構成図、第
３図は動作タイムチャート、第４図は被除数と除数のデ
ータフォーマットを示す図。 第５図は除算命令でのデータの動きを示す図、第６図は
商と余りのデータフォーマットを示す図である。 ＡＬＵ・・・アリスメテイックロジックユニット、ＡＣ
Ｃ・・・アキュムレータ、ＣＣＲ・・・コンディション
コードレジスタ、ＩＯ［ＥＣ・・マイクロ命令のデコー
ダ、　ＣＡＬＵ・・・ＩＤＥＣの出力とＣＣＲの値との
論理演算を行い、その結果でＡＬＵの動作を制御する制
御笛ｌ　図 箋３図 算２Σ 第４固 名５図 第６図

Claims (1)

【特許請求の範囲】
1. １、マイクロ命令で演算器やデータメモリ等の動作が制
   御されるディジタル信号処理プロセッサにおいて、命令
   デコーダの出力とコンディションコードレジスタの出力
   との論理演算を行い、該演算結果でアリスメテイックロ
   ジックユニットを制御する制御部を設けることによって
   、特定の命令に対しては、コンディションコードレジス
   タの値に応じてアリスメテイックロジックユニットの動
   作を制御することを特徴とするディジタル信号処理プロ
   セッサ。