JPS6239909B2 - - Google Patents
Info
- Publication number
- JPS6239909B2 JPS6239909B2 JP55079278A JP7927880A JPS6239909B2 JP S6239909 B2 JPS6239909 B2 JP S6239909B2 JP 55079278 A JP55079278 A JP 55079278A JP 7927880 A JP7927880 A JP 7927880A JP S6239909 B2 JPS6239909 B2 JP S6239909B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- circuit
- subroutine
- address
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000004044 response Effects 0.000 claims 4
- 230000000630 rising effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G99/00—Subject matter not provided for in other groups of this subclass
- G04G99/006—Electronic time-pieces using a microcomputer, e.g. for multi-function clocks
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は、サブルーチンプログラムを用いる電
子時計用マイクロプロセツサー回路に関する。
子時計用マイクロプロセツサー回路に関する。
電子時計用マイクロプロセツサー回路は、マイ
クロプログラムにより、多機能化の実現、多情報
の処理を行なうものである。しかし、電子時計用
としてのICを考える場合、より小さいICチツプ
サイズ、より少ない消費電流が要求される。これ
は必然的により少ない素子数が要求されることに
なる。第１図は従来のマイクロプログラム制御回
路のプログラムカウンタのブロツク図である。１
はプログラムカウンタ、２は加算器、３はスタツ
クレジスタである。
クロプログラムにより、多機能化の実現、多情報
の処理を行なうものである。しかし、電子時計用
としてのICを考える場合、より小さいICチツプ
サイズ、より少ない消費電流が要求される。これ
は必然的により少ない素子数が要求されることに
なる。第１図は従来のマイクロプログラム制御回
路のプログラムカウンタのブロツク図である。１
はプログラムカウンタ、２は加算器、３はスタツ
クレジスタである。
第２図は従来のサブルーチンコール時における
プログラムメモリの番地の進行を表わしたもので
ある。ａ、ａ＋１はメインルーチンの番地進行、
ｂ、ｂ＋１、ｂ＋ｘはサブルーチンの番地進行で
ある。
プログラムメモリの番地の進行を表わしたもので
ある。ａ、ａ＋１はメインルーチンの番地進行、
ｂ、ｂ＋１、ｂ＋ｘはサブルーチンの番地進行で
ある。
従来のマイクロプログラムは制御回路における
サブルーチンコールの方法は、サブルーチンコー
ル時にプログラムカウンタがａ番地に来ると、プ
ログラムメモリーのａ番地にはコール命令が書き
込まれてあり、コール命令信号が出力する。コー
ル命令信号はプログラムカウンタ、スタツクレジ
スタに入力し、プログラムカウンタのａは、２の
加算器に取り込まれ１が加算され、ａ＋１となり
３のスタツクレジスタに移動する。プログラムカ
ウンターは、コール命令により、ｂとなり、ｂ＋
１からｂ＋ｘまで進む、ｂ＋ｘのプログラムメモ
リーには、リターン命令が書き込まれていて、リ
ターン命令により、ａ＋１がプログラムカウンタ
ーに移動し、ａ＋１から命令が実行される。この
方法によると加算器を必要とするために50以上の
回路素子が必要となる。
サブルーチンコールの方法は、サブルーチンコー
ル時にプログラムカウンタがａ番地に来ると、プ
ログラムメモリーのａ番地にはコール命令が書き
込まれてあり、コール命令信号が出力する。コー
ル命令信号はプログラムカウンタ、スタツクレジ
スタに入力し、プログラムカウンタのａは、２の
加算器に取り込まれ１が加算され、ａ＋１となり
３のスタツクレジスタに移動する。プログラムカ
ウンターは、コール命令により、ｂとなり、ｂ＋
１からｂ＋ｘまで進む、ｂ＋ｘのプログラムメモ
リーには、リターン命令が書き込まれていて、リ
ターン命令により、ａ＋１がプログラムカウンタ
ーに移動し、ａ＋１から命令が実行される。この
方法によると加算器を必要とするために50以上の
回路素子が必要となる。
本発明の目的は、かかる欠点を除去するもので
あり、最も少ない素子数によるサブルーチンコー
ルを行なう電子時計用マイクロプロセツサー回路
を提供することにある。
あり、最も少ない素子数によるサブルーチンコー
ルを行なう電子時計用マイクロプロセツサー回路
を提供することにある。
本発明を詳細に説明する。第３図は、本発明の
ブロツク図である。４はデータメモリ、５はデー
タポインタ、６はインストラクシヨンデコーダ、
７はスキツプフラグ発生回路、８はインストラク
シヨンレジスタ、９はプログラムメモリ、１０は
プログラムカウンタ、１１はスタツクレジスタ、
１２は演算回路、１３はデータバス、１４は入出
力回路、１５はクロツク信号制御回路、１６は発
振器・分周器である。矢印はデータの伝送経路を
表わす。クロツク制御回路からのクロツクで回路
全体を動作させている。プログラムカウンタ１０
がプログラムメモリ９の番地を指定し、プログラ
ムメモリ９からインストラクシヨンが出力する。
それは、インストラクシヨンレジスタ８にフエツ
チされ、インストラクシヨンデコーダによりデコ
ードされ、命令信号となり、回路を動作させる。
ブロツク図である。４はデータメモリ、５はデー
タポインタ、６はインストラクシヨンデコーダ、
７はスキツプフラグ発生回路、８はインストラク
シヨンレジスタ、９はプログラムメモリ、１０は
プログラムカウンタ、１１はスタツクレジスタ、
１２は演算回路、１３はデータバス、１４は入出
力回路、１５はクロツク信号制御回路、１６は発
振器・分周器である。矢印はデータの伝送経路を
表わす。クロツク制御回路からのクロツクで回路
全体を動作させている。プログラムカウンタ１０
がプログラムメモリ９の番地を指定し、プログラ
ムメモリ９からインストラクシヨンが出力する。
それは、インストラクシヨンレジスタ８にフエツ
チされ、インストラクシヨンデコーダによりデコ
ードされ、命令信号となり、回路を動作させる。
さらに詳しく説明すると、インストラクシヨン
デコーダ６と、スキツプフラグ発生回路７と、イ
ンストラクシヨンレジスタ８と、プログラムメモ
リ９と、プログラムカウンタ１０と、スタツクレ
ジスタ１１とによりマイクロプロセツサーの動作
制御系が構成される。プログラムメモリ９には、
マイクロプロセツサー全体を動作させるためのプ
ログラムが入つている。プログラムカウンタ１０
が指定するプログラムメモリ９の内容が順次イン
ストラクシヨンレジスタ８の方に送り出され、一
度、貯えられた後、そのままの状態でインストラ
クシヨンデコーダ６の方に送り出されてインスト
ラクシヨンデコーダ６は、データをマイクロプロ
セツサー全体を制御する為の信号に変換する。例
えば第５図のS6のようなサブルーチンコール命令
に関する制御信号等である。インストラクシヨン
デコーダ６とスキツプフラグ発生回路７は、第５
図に示すような回路構成となる。
デコーダ６と、スキツプフラグ発生回路７と、イ
ンストラクシヨンレジスタ８と、プログラムメモ
リ９と、プログラムカウンタ１０と、スタツクレ
ジスタ１１とによりマイクロプロセツサーの動作
制御系が構成される。プログラムメモリ９には、
マイクロプロセツサー全体を動作させるためのプ
ログラムが入つている。プログラムカウンタ１０
が指定するプログラムメモリ９の内容が順次イン
ストラクシヨンレジスタ８の方に送り出され、一
度、貯えられた後、そのままの状態でインストラ
クシヨンデコーダ６の方に送り出されてインスト
ラクシヨンデコーダ６は、データをマイクロプロ
セツサー全体を制御する為の信号に変換する。例
えば第５図のS6のようなサブルーチンコール命令
に関する制御信号等である。インストラクシヨン
デコーダ６とスキツプフラグ発生回路７は、第５
図に示すような回路構成となる。
次に発振器・分周器１６とクロツク信号制御回
路１５により、マイクロプロセツサー回路全体を
動かすシステムクロツク系が構成される。動作制
御系で述べた全ての動作、例えばプログラムメモ
リ９の内容がインストラクシヨンレジスタ８に取
り込まれる動作等は、クロツク信号制御回路１５
が出力するクロツクに同期して行なわれている。
具体的には第４図のS2，S3，S5等である。
路１５により、マイクロプロセツサー回路全体を
動かすシステムクロツク系が構成される。動作制
御系で述べた全ての動作、例えばプログラムメモ
リ９の内容がインストラクシヨンレジスタ８に取
り込まれる動作等は、クロツク信号制御回路１５
が出力するクロツクに同期して行なわれている。
具体的には第４図のS2，S3，S5等である。
最後に、残つた部分のデータポインタ５、デー
タメモリ４、データバス１３、演算回路１２、入
出力回路１４によりデータ処理系が構成される。
データ処理系においては、マイクロプロセツサー
の処理すべきデータの入出力から演算の全てが行
なわれる。それぞれのブロツクには、インストラ
クシヨンデコーダ６からの制御信号が入力し、そ
れぞれの動作を行なうように構成されている。例
えば、データＡとデータＢを入力し、ＡとＢを加
算しＣとして出力する命令が実施された場合を述
べると、プログラムメモリ９に命令データが入つ
ていて、インストラクシヨンレジスタ８に命令デ
コーダが送り出され、次にインストラクシヨンデ
コーダ６で命令データが制御信号に変換される。
その制御信号は入出力回路１４にも入力し、デー
タＡをデータバス１３に取り込む動作が実施され
る。データバス１３のデータＡは、次の動作でデ
ータメモリ４に記憶される。データＡが記憶され
るデータメモリ４の場所は、同様にプログラムメ
モリ９の命令によりデータポインタ５がセツトさ
れた場所である。
タメモリ４、データバス１３、演算回路１２、入
出力回路１４によりデータ処理系が構成される。
データ処理系においては、マイクロプロセツサー
の処理すべきデータの入出力から演算の全てが行
なわれる。それぞれのブロツクには、インストラ
クシヨンデコーダ６からの制御信号が入力し、そ
れぞれの動作を行なうように構成されている。例
えば、データＡとデータＢを入力し、ＡとＢを加
算しＣとして出力する命令が実施された場合を述
べると、プログラムメモリ９に命令データが入つ
ていて、インストラクシヨンレジスタ８に命令デ
コーダが送り出され、次にインストラクシヨンデ
コーダ６で命令データが制御信号に変換される。
その制御信号は入出力回路１４にも入力し、デー
タＡをデータバス１３に取り込む動作が実施され
る。データバス１３のデータＡは、次の動作でデ
ータメモリ４に記憶される。データＡが記憶され
るデータメモリ４の場所は、同様にプログラムメ
モリ９の命令によりデータポインタ５がセツトさ
れた場所である。
次に、入出力回路１４よりデータＢが入力され
データバス１３を経由して演算回路１２に入力
し、データメモリ４のデータＡがデータバス１３
を経由して演算回路１２に入力し、演算回路１２
でデータＡとデータＢの加算が行なわれ、データ
バス１３を経由して入出力回路１４からデータＣ
となつて出力される。以上のステツプは全てプロ
グラムメモリ９に内蔵されるデータ、つまりプロ
グラムによつて実行される。
データバス１３を経由して演算回路１２に入力
し、データメモリ４のデータＡがデータバス１３
を経由して演算回路１２に入力し、演算回路１２
でデータＡとデータＢの加算が行なわれ、データ
バス１３を経由して入出力回路１４からデータＣ
となつて出力される。以上のステツプは全てプロ
グラムメモリ９に内蔵されるデータ、つまりプロ
グラムによつて実行される。
この一連の動作の中で、本発明に述べられてい
るサブルーチンコールも同様に実行される。
るサブルーチンコールも同様に実行される。
以下、本発明のプログラムカウンタ、スタツク
レジスタの回路図を基に、サブルーチンコール時
の回路動作を説明する。
レジスタの回路図を基に、サブルーチンコール時
の回路動作を説明する。
第４図は、本発明によるプログラムカウンタ、
スタツクレジスタの１ビツトの回路図である。１
７はクロツクに立ち下がりで出力が変れる1/2分
周回路、１８，１９はクロツクが論理レベルＨ
（以後省略しＨ、同様に論理レベルＬをＬと書
く。）でデータが書き込まれ、Ｌでデータがラツ
チされるラツチ回路である。２０，２１，２２は
インバータ、２３，２４，２５，２６，２７，２
８，２９，３０，３１はAND回路、３２，３
３，３４はOR回路である。S1は、番地出力信号
S9をリセツトする信号、S9はプログラムカウンタ
の次のビツトにクロツクとして入力する信号、S2
は1/2分周回路のセツト、リセツトをするための
同期信号、S3は番地をカウントアツプするための
クロツク信号、S4は番地を取り込むためのクロツ
ク信号、S5はS4を形成するためのクロツク信号、
S6はサブルーチンコール時に出力するコール命令
信号、S7はサブルーチンからメインルーチンに戻
るためのリターン命令信号、S6はコール命令と同
時に出力するサブルーチン番地指定用信号で、プ
ログラムメモリにコール命令と共に書き込まれて
いる。S10はインストラクシヨンレジスタにフエ
ツチされる前のコール命令信号でS5のクロツクと
共にS4を形成している。第５図は、スキツプフラ
グ発生回路４３で、命令信号によりスキツプフラ
グが立つと、その命令を飛ばして、次命令から実
行する。（これをスキツプと呼ぶ。）３５はラツチ
回路、３７はOR回路、３８，３９，４０，４１
はAND回路、３６はコントロール信号がＨで
ON、ＬでOFFするトランスミツシヨンゲート、
S11は、ラツチにデータを取り込むためのクロツ
ク信号、S12はスキツプフラグ信号をインバート
したもの、S′6はコール命令信号、他の符号は第
４図と共通とする。無符号の信号は他にも同様な
信号が多数あることを表わす。４２の破線内はイ
ンストラクシヨンデコーダの一部である。
スタツクレジスタの１ビツトの回路図である。１
７はクロツクに立ち下がりで出力が変れる1/2分
周回路、１８，１９はクロツクが論理レベルＨ
（以後省略しＨ、同様に論理レベルＬをＬと書
く。）でデータが書き込まれ、Ｌでデータがラツ
チされるラツチ回路である。２０，２１，２２は
インバータ、２３，２４，２５，２６，２７，２
８，２９，３０，３１はAND回路、３２，３
３，３４はOR回路である。S1は、番地出力信号
S9をリセツトする信号、S9はプログラムカウンタ
の次のビツトにクロツクとして入力する信号、S2
は1/2分周回路のセツト、リセツトをするための
同期信号、S3は番地をカウントアツプするための
クロツク信号、S4は番地を取り込むためのクロツ
ク信号、S5はS4を形成するためのクロツク信号、
S6はサブルーチンコール時に出力するコール命令
信号、S7はサブルーチンからメインルーチンに戻
るためのリターン命令信号、S6はコール命令と同
時に出力するサブルーチン番地指定用信号で、プ
ログラムメモリにコール命令と共に書き込まれて
いる。S10はインストラクシヨンレジスタにフエ
ツチされる前のコール命令信号でS5のクロツクと
共にS4を形成している。第５図は、スキツプフラ
グ発生回路４３で、命令信号によりスキツプフラ
グが立つと、その命令を飛ばして、次命令から実
行する。（これをスキツプと呼ぶ。）３５はラツチ
回路、３７はOR回路、３８，３９，４０，４１
はAND回路、３６はコントロール信号がＨで
ON、ＬでOFFするトランスミツシヨンゲート、
S11は、ラツチにデータを取り込むためのクロツ
ク信号、S12はスキツプフラグ信号をインバート
したもの、S′6はコール命令信号、他の符号は第
４図と共通とする。無符号の信号は他にも同様な
信号が多数あることを表わす。４２の破線内はイ
ンストラクシヨンデコーダの一部である。
第６図は、第４図の回路のタイミングチヤート
で、符号は第４図、第５図と共通である。ａ、ａ
＋１、ｂ、ｂ＋１、ｂ＋ｘは、プログラムメモリ
の番地の動きであり、第７図にわかりやすく示
す。ａ、ａ＋１はメインルーチン、ｂ、ｂ＋１、
ｂ＋ｘはサブルーチンの番地である。サブルーチ
ンコールを実行する時、プログラムカウンタがａ
番地に来ると、コール命令信号が、プログラムメ
モリから出力し、S5の立ち上がりでインストラク
シヨンレジスタに書き込まれ、プログラムカウン
タ、スタツクレジスタに入力する。この時、プロ
グラムカウンタのａ番地の１ビツトであるS9は、
S4の立ち上がりで１９に書き込まれる。次にS2の
立ち上がりでS6とS8により、サブルーチンの番
地、ｂの１ビツトが１７にセツトされる。同時に
１９に取り込まれた信号はS3の立ち上がりで１８
に取り込まれ、次のコール命令が来るまで保持さ
れる。プログラムカウンタはサブルーチンの番地
を進み、メインルーチンに戻る時、プログラムメ
モリのｂ＋ｘに、リターン命令が書き込まれてい
ると、S7がプログラマブルカウンタ、スタツクレ
ジスタへ入力し、１８にラツチされているａの１
ビツトは、S2の立ち上がりで１７に書き込まれ、
S9から出力する。プログラムメモリのａ番地から
コール命令信号S′6が出力する。ここで第５図の
スキツプフラグ発生回路に注目すると、S7のリタ
ーン命令信号により、次のS3の立ち上がりでスキ
ツプフラグが立つ。S12はＬとなりS′6のコール命
令信号は、S6に伝わらない、次にS3の立ち上がり
で、S12はＨとなり、ａ＋１番地の命令ら実行す
る。このようにしてサブルーチンコールは達成さ
れる。
で、符号は第４図、第５図と共通である。ａ、ａ
＋１、ｂ、ｂ＋１、ｂ＋ｘは、プログラムメモリ
の番地の動きであり、第７図にわかりやすく示
す。ａ、ａ＋１はメインルーチン、ｂ、ｂ＋１、
ｂ＋ｘはサブルーチンの番地である。サブルーチ
ンコールを実行する時、プログラムカウンタがａ
番地に来ると、コール命令信号が、プログラムメ
モリから出力し、S5の立ち上がりでインストラク
シヨンレジスタに書き込まれ、プログラムカウン
タ、スタツクレジスタに入力する。この時、プロ
グラムカウンタのａ番地の１ビツトであるS9は、
S4の立ち上がりで１９に書き込まれる。次にS2の
立ち上がりでS6とS8により、サブルーチンの番
地、ｂの１ビツトが１７にセツトされる。同時に
１９に取り込まれた信号はS3の立ち上がりで１８
に取り込まれ、次のコール命令が来るまで保持さ
れる。プログラムカウンタはサブルーチンの番地
を進み、メインルーチンに戻る時、プログラムメ
モリのｂ＋ｘに、リターン命令が書き込まれてい
ると、S7がプログラマブルカウンタ、スタツクレ
ジスタへ入力し、１８にラツチされているａの１
ビツトは、S2の立ち上がりで１７に書き込まれ、
S9から出力する。プログラムメモリのａ番地から
コール命令信号S′6が出力する。ここで第５図の
スキツプフラグ発生回路に注目すると、S7のリタ
ーン命令信号により、次のS3の立ち上がりでスキ
ツプフラグが立つ。S12はＬとなりS′6のコール命
令信号は、S6に伝わらない、次にS3の立ち上がり
で、S12はＨとなり、ａ＋１番地の命令ら実行す
る。このようにしてサブルーチンコールは達成さ
れる。
以上のように、本発明は、既に存在するスキツ
プフラグ発生回路に、わずかの回路素子を付け加
えるだけで、スタツクレジスタへの番地取り込み
の加算器を廃止することができ、全体として大幅
な回路素子が減少し、ICチツプサイズの減少、
消費電流の削減等、すぐれた効果を有するもので
ある。
プフラグ発生回路に、わずかの回路素子を付け加
えるだけで、スタツクレジスタへの番地取り込み
の加算器を廃止することができ、全体として大幅
な回路素子が減少し、ICチツプサイズの減少、
消費電流の削減等、すぐれた効果を有するもので
ある。
第１図：従来のマイクロプログラム制御回路の
ブロツク図。第２図：第１図の回路のサブルーチ
ンコール時のプログラムメモリの番地進行。第３
図：本発明の実施例のブロツク図。第４図：本発
明によるマイクロプログラム制御回路の実施例。
第５図：本発明によるスキツプフラグ発生回路の
実施例。第６図：第４図、第５図の信号のタイミ
ングチヤート。第７図：第４図の回路のサブルー
チンコール時のプログラムメモリの番地進行。 １はプログラムカウンタ、２は加算器、３はス
タツクレジスタ、４はデータメモリ、５はデータ
ポインタ、６はインストラクシヨンデコーダ、７
はスキツプフラグ発生回路、８はインストラクシ
ヨンレジスタ、９はプログラムメモリ、１０はプ
ログラムカウンタ、１１はスタツクレジスタ、１
２は演算回路、１３はデータバス、１４は入出力
回路、１５はクロツク信号制御回路、１６は発振
器・分周器、１７は1/2分周回路、１８，１９は
ラツチ回路、２０，２１，２２はNOT回路、２
３，２４，２５，２６，２７，２８，２９，３
０，３１はAND回路、３２，３３，３４はOR回
路、３５は1/2分周回路、３６はトランスミツシ
ヨンゲート、３７はOR回路、３８，３９，４
０，４１はAND回路、４２はインストラクシヨ
ンデコーダの一部、４３はスキツプフラグ発生回
路である。
ブロツク図。第２図：第１図の回路のサブルーチ
ンコール時のプログラムメモリの番地進行。第３
図：本発明の実施例のブロツク図。第４図：本発
明によるマイクロプログラム制御回路の実施例。
第５図：本発明によるスキツプフラグ発生回路の
実施例。第６図：第４図、第５図の信号のタイミ
ングチヤート。第７図：第４図の回路のサブルー
チンコール時のプログラムメモリの番地進行。 １はプログラムカウンタ、２は加算器、３はス
タツクレジスタ、４はデータメモリ、５はデータ
ポインタ、６はインストラクシヨンデコーダ、７
はスキツプフラグ発生回路、８はインストラクシ
ヨンレジスタ、９はプログラムメモリ、１０はプ
ログラムカウンタ、１１はスタツクレジスタ、１
２は演算回路、１３はデータバス、１４は入出力
回路、１５はクロツク信号制御回路、１６は発振
器・分周器、１７は1/2分周回路、１８，１９は
ラツチ回路、２０，２１，２２はNOT回路、２
３，２４，２５，２６，２７，２８，２９，３
０，３１はAND回路、３２，３３，３４はOR回
路、３５は1/2分周回路、３６はトランスミツシ
ヨンゲート、３７はOR回路、３８，３９，４
０，４１はAND回路、４２はインストラクシヨ
ンデコーダの一部、４３はスキツプフラグ発生回
路である。
Claims (1)
- １ 発振器・分周器、クロツク信号制御回路、演
算回路、メインルーチンプログラム及びサブルー
チンプログラムを記憶するプログラムメモリ、入
出力回路、及び前記プログラムメモリの番地デー
タを格納する格納用レジスタを有する電子時計用
マイクロプロセツサー回路において、前記メイン
ルーチンにおけるサブルーチンコール命令の書き
込み番地からのサブルーチンコール命令を入力
し、この命令に応答して前記サブルーチンの戻り
番地として前記メインルーチンにおける前記サブ
ルーチンコール命令の書き込み番地を前記格納用
レジスタに取り込む回路と、前記サブルーチンに
おけるサブルーチンリターン命令の書き込み番地
からのサブルーチンリターン命令に応答して前記
格納用レジスタから前記サブルーチンコール命令
の書き込み番地を取り出し、戻り番地としてプロ
グラムカウンタに入力する回路と、前記サブルー
チンリターン命令を入力し、その命令に応答して
スキツプフラグ信号を出力するスキツプフラグ発
生回路と、前記プログラムメモリに記憶されてい
る各種命令に応じた実行信号を出力するととも
に、該スキツプフラグ発生回路からの前記スキツ
プフラグ信号を入力し、その信号に応答して前記
メインルーチンにおける前記サブルーチンコール
命令の書き込み番地の次の番地の命令から実行す
る実行信号を出力するインストラクシヨンデコー
ダとから構成されることを特徴とする電子時計用
マイクロプロセツサー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7927880A JPS574578A (en) | 1980-06-12 | 1980-06-12 | Microprocessor for electronic watch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7927880A JPS574578A (en) | 1980-06-12 | 1980-06-12 | Microprocessor for electronic watch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS574578A JPS574578A (en) | 1982-01-11 |
| JPS6239909B2 true JPS6239909B2 (ja) | 1987-08-25 |
Family
ID=13685394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7927880A Granted JPS574578A (en) | 1980-06-12 | 1980-06-12 | Microprocessor for electronic watch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS574578A (ja) |
-
1980
- 1980-06-12 JP JP7927880A patent/JPS574578A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS574578A (en) | 1982-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3775756A (en) | Programmable special purpose processor having simultaneous execution and instruction and data access | |
| NZ201809A (en) | Microprocessor | |
| US5361371A (en) | Microprocessor with reset execution from an arbitrary address | |
| KR920007253B1 (ko) | 마이크로 프로그램 제어 장치 | |
| JPS62115542A (ja) | 情報処理装置 | |
| JP2993975B2 (ja) | 中央演算処理装置 | |
| JPH0772864B2 (ja) | ディジタル信号プロセッサ | |
| US4975837A (en) | Programmable unit having plural levels of subinstruction sets where a portion of the lower level is embedded in the code stream of the upper level of the subinstruction sets | |
| JPS6239909B2 (ja) | ||
| KR100188374B1 (ko) | 연산처리장치 | |
| JP3098409B2 (ja) | 命令をリアル・タイムで処理する装置または方法 | |
| JPH03271829A (ja) | 情報処理装置 | |
| US5978925A (en) | System for improving processing efficiency in a pipeline by delaying a clock signal to a program counter and an instruction memory behind a system clock | |
| JPH0222413B2 (ja) | ||
| JPH0210454B2 (ja) | ||
| JPS6242301B2 (ja) | ||
| JP2694172B2 (ja) | ディジタル処理装置 | |
| JPH0317135B2 (ja) | ||
| JPS62189535A (ja) | マイクロプロセツサ制御装置 | |
| JPS6188337A (ja) | マイクロプログラム制御装置 | |
| JPS63229526A (ja) | 情報処理装置 | |
| JPS62285137A (ja) | デイジタル信号処理プロセツサ | |
| JPH05100901A (ja) | マイクロコンピユータ | |
| JPS6339927B2 (ja) | ||
| JPS6028014B2 (ja) | マイクロプロセツサ |