JPS6188337A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、マイクロプログラム制御装置に関する。

「従来の技術」 、　コンピュータの中央処理装置（ＣＰＵ）は、ＲＯＭ
　（リード・オンリ・メモリ）やＲＡＭ　（ランダム・
アクセス・メモリ入と共１ごノイスライン１こ接続され
、メモリに書き込まれた命令をとり込みながら種々の演
算を実行する。

この命令は、ＣＰ口内部で解読され、これを複数個のマ
イクロインストラクションのシーケンス（マイクロプロ
グラム）に置き換えて実行する。

このＣＰＵに人力される命令とマイクロインストラクシ
ョンとを区別するために、前者をマクロ命令と呼んでい
る。

マクロ命令は例えば１システムクロツク（ここでマクロ
命令の実行うロックをシステムクロ・Ｚりと呼ぶ）周期
でＣＰＵへ人力するが、マイクロプログラムは例えば１
つのマクロ命令が人力され、次のマクロ命令が入力され
るまでに実行を完了する。そこで、マイクロプログラム
が例えば１６ステップあれば１個のマイクロインストラ
クションはシステムクロックの１６分の１の時間内に実
行される。

このようなマイクロプログラムは、ＣＰＵの内部のＣＩ
（制御装置）に設けられたメモリに格納されている。

マイクロコードの構成例を第６図に、その実行をさせる
回路のブロック図を第７図に示す。

第６図において、マイクロコード１は、例えば９ビツト
のマイクロインストラクション２と４ビツトのアドレス
コントロールコード３と、その必要に応じて図示しない
種々のコードとから構成される。

第７図に示したマイクロプログラム実行回路は、一連の
マイクロコードから成るマイクロプログラムを必要な数
だけ、マイクロコードのアドレス（マイクロアドレス）
順に格納したマイクロプログラムメモリ４と、このマイ
クロプログラムメモリからマイクロコード１を取り出す
動作を制御するマイクロシーケンサ５とを有している。

マイクロプログラムは次のようにして実行される。まず
、マ・ｆクロシーケンサ５が最初に出力すべきマイクロ
コード１のマイクロアドレス６を指定すると、マイクロ
プログラムメモリ４から第１＃目のマイクロコード１が
出力される。このマイクロコード１のマイクロインスト
ラクション２はＣＰＵのＡＬＵ（演算論理装置）等へ向
けて出力される。

一方、マイクロコード１のアドレスコントロールコード
３はマイクロシーケンサ５に送り返される２マイクロシ
ーケンサ５は、このアドレスコンｌ−口−ルコード３に
基づいて次ステップのマイクロコード１のマイクロアド
レス６を出力する。

このようにして、マイクロプログラムは、マイクロコー
ド１内に、マイクロインストラクション２と共に含マれ
ているアドレスコントロールコード３によってそのシー
ケンスが決定されており、１つのマイクロプログラムが
開始すると最後のマイクロコードの処理が完了するまで
は自動釣にマイクロプログラムが実行される。

「発明が解決しようとする問題点−１ このようなマイクロコードに含まれるマイクロインスト
ラクションの実行時間は、その独類により相違している
。例えばキャリーの伝達をともなう算術演算や、低速の
メモリをアクセスするようなマイクロインストラクショ
ンの実行時間は、他のそれよりも長くかかる。従って、
マイクロインストラクションの実行を制御するクロック
は、マイクロプログラムメモリ内に格納されたマイクロ
インストラクションの中で最も実行時間の長い命令より
もやや長い周期をとらざるを得ない。

第８図は、マイクロプログラムの実行用クロック１１に
対するマイクロプログラム制御装置の実行状態を示すタ
イムチ丁−トである。本図において、クロック１１の後
半部（立下り部も含む）Ａでアドレス決定１２が行われ
、クロック前半８Ｂでマイクロコードの読み出し１３が
行われ、クロック中間部Ｃでマイクロインストラクショ
ンの実行１４が行われることを示している。

第９図は、このマイクロコードの読み出し１３とマイク
ロインストラクションの実行１４を、特にマイクロイン
ストラクションの実際の実行時間を明確化して示したタ
イムチャートである。

マイクロインストラクションの実行１４のための時間中
、斜線部分１５は実際の実行に要する時間、余白部分は
待ち時間である。

第９図（イ）のケースで実行されたマイクロインストラ
クションは実行時間が速く、同（ロ）（ハ）のケースで
実行されたマイクロインストラクションは実行時間が遅
い。従って、第９図（インのケースで実行されたような
マイクロインストラクションが多く含まれたマイクロプ
ログラムは、単位時間当りの処理量（スループット）が
１氏く、無駄時間が多いことになる。

また、実行用クロック周期より長い実行時間を必要とす
るマイクロインストラクションは、そのマイクロプログ
ラムメモリに書き込むことができない。

一般に高速でアクセスできるメモリは高価で、低速でア
クセスできるメモリは安価である。ところが上記のよう
な事情から、メモリの選択も制約を受けざるを寿ない。

本発明は上記の点に着目してなされたもので、マイクロ
プログラム全体のスループットを向上させることのでき
るマイクロプログラム制御装置を提供することを目的と
する。

「問題点を解決するだめの手段」 本発明のマイクロプログラム制御装置は、実行速度選択
フラグとアドレスコントロールコードとマイクロインス
トラクションとを含むマイクロコードから成るマイクロ
プログラムを格納するマイクロプログラムメモリと、前
記マイクロコードに含まれるアドレスコントロールコー
ドに基づイテ次ステップのマイクロコードのマイクロア
ドレスを出力するマイクロシーケンサと、それぞれ周波
数の異なる２種以上のクロックを発生し前記実行速度選
択フラグに対応した１種のクロックを選択して前記マイ
クロシーケンサに出力しマイクロシーケンサの実行速度
を制御する実行速度制御回路とから構成されている。

この装置は、マイクロインストラクションごとにあらか
じめ必要な実行時間を算定し、その情報きなる実行速度
選択フラグをマイクロインストラクションと共にマイク
ロコード内に含めておく。

マイクロインストラクションがマイクロプログラムメモ
リから出力されると、実行速度制御回路はこの実行速度
選択フラグに対応した、そのマイクロインストラクショ
ンの実行に最適な１種のクロックをマイクロシーケンサ
に送る。マイクロシーケンサは、実行速度制御回路から
受は入れたクロックのタイミングに合わせて次ステップ
のマイクロアドレスをマイクロプログラムメモリに対し
て出力する。

このように、実行速度制御回路が２種以上のクロックを
準備し、マイクロインストラクションごとにそのマイク
ロインストラクションに適した周期でマイクロシーケン
サを制御するので、上述した待ち時間を減少させ、スル
ープットを向上させることができる。

「実施例」 第１図は本発明のマイクロプログラム制御装置の基本的
な実施例のブロック図である。

二のマイクロプログラム制御装置は、マイクロプログラ
ムメモリ４と、マイクロシーケンサ５と、実行速度ｍｌ
Ｊ御回路１０とを有している。

マイクロプログラムメモリ４は入力するマイクロアドレ
ス６に対応するマイクロコード１を出力する。このマイ
クロコード１は、第２図に示すようなビット構成とされ
ている。すなわち、実行速度選択フラグ１１と、マイク
ロインストラクション２と、アドレスコントロールコー
ド３とヲ含んでいる。これらの位置関係や構成ビット数
、あるいはマイクロコードに含まれる他のコードは必要
に応じて任意に設定される。

マイクロプログラムメモリ４とマイクロシーケンサ５と
は従来のマイクロプログラム制御装置に使用されている
ものと同様の構成でさしつかえない。

実行速度制御回路１０は、マイクロシーケンサ５がラッ
チしたマイクロアドレス６をマイクロプログラムメモリ
４に向けて出力するタイミングを制御するクロック１２
を供給する。

実行速度選択フラグ１１は、そのマイクロコードｌに含
まれるマイクロインストラクション２の実行速度が速い
ときは短周期のクロックを、実行速度が遅いときは長周
期のクロックを実行速度制御回路１０が選択するように
あらかじめ設定される。

このようなマイクロプログラム制御装置を使用すると、
第３図のタイムチャードに示したように、マイクロコー
ドの読み出し１３のタイミングが、マイクロインストラ
クションの実際の実行時間１５に応じて選択されるので
、空白時間１６が第９図に示した場合と比較して減少す
る。

実行速度制御回路１０は、例えば第４図に示すように、
発振回路２１と、分周回路２２とセレクタ回路２３とで
構成される。

発振回路２１の発振出力信号２４は、分周回路で２種の
クロック２５と２６とに変換されセレクタ回路２３に向
かって出力される。セレクタ回路２３は端子Ａに人力し
たクロック２５と、端子已に人力したクロック２６とを
、セレクト端子Ｓに入力した実行速度選択フラグ１１に
応じて選択し、いずれか一方のクロックを出力端子１２
に出力する。この実施例の場合、２者択一であるから実
行速度選択フラグは１ビツト構成で、“Ｈ”のときクロ
ック２５を、Ｌ　”のときクロック２６を選択するよう
にすればよい。分周回路２２で３種以上のクロックを発
生させ、セレクタ回路２３においてこれろを選択するｊ
こは、実行速度選択フラグ１１は２ビット以上の構成と
なる。

このようにして、本発明のマイクロプログラム制御装置
はマイクロプログラムの実行中の全体のスループットを
向上させることができる。また、従来一般的にマイクロ
プログラムの実行用として使用されてきたクロックより
も長周期のクロックも選択することができるようにすれ
ば、従来時間的制約から使用することができなかったマ
イクロインストラクションも使用が可能になる。マイク
ロプログラムの全実行時間は、マクロ命令を処理するた
めに設定されたシステムクロックの周期により上限が決
められるが、その時間内に、従来よりも多柱のマイクロ
インストラクションを組み合わせてマイクロプログラム
を作成しこれを実行させることができる。例えば、実行
時間を考慮して、アクセスタイムの速いメモリと遅いメ
モリとを使い分けて与えられた時間を有効に活用する。

こうすれば、従来高速メモリを使用していた部分のトー
タルコストを低下させることもできる。

第５図は本発明のマイクロプログラム制御装、Ｉｔの更
に具体的な実施例のブロック図である。

本図において、マイクロシーケンサ５はアドレスレジス
タ２７と分岐回路２８とから構成されており、実行速度
制御回路１０はその一部のみを図示し、第１図および第
４図と同一部分は同一符号で示し、その説明を省略する
。

このマイクロシーケンサ５に対して、マイクロプログラ
ムメモリ４からアドレスコントロールコード３が入力す
ると、例えばその上位ビットはアドレスレジスタ２７に
直接人力し、下位ビットは分岐回路２８に人力する。分
岐回路２８は、外部装置例えばＡＬＵからの分岐条件２
９の人力があると、アドレスコントロールコード３の下
位ビットをその条件に応じて変更する。

アドレスレジスタ２７は、このようにして最終決定され
たマイクロアドレス６をラッチし、所定のタイミングで
マイクロプログラムメモリ４へ向けて出力する。このタ
イミングは実行速度制御回路１０から人力するクロック
１２によって制御される。マイクロコード１に含まれる
実行速度選択フラグ１１は、このクロック１２を選択す
るセレクタ回路２３のセレクト端子Ｓに人力される。そ
の他の動作は第１図の実施例と同様である。なお、マイ
クロシーケンサ５や実行速度制御回路１０等は、この種
の動作をする種々の他の回路に置換が可能である。

「発明の効果」 以上説明した本発明のマイクロプログラム制御装置は、
マイクロプログラムを実行する２種以上のクロックを準
備し、マイクロインストラクションの実行速度に応じて
適切なりロックを選定するので、マイクロプログラムの
スループットを向上させることができる。また、この殿
能を活用して、更に多種のマイクロインストラクション
を含むマイクロプログラムを使用することが可能となる
。

【図面の簡単な説明】

第１図は本発明のマイクロプログラム制御装置の基本的
な実施例のブロック図、第２図はこれに使用するマイク
ロコードの実施例のビット構成図、第３図は本発明のマ
イクロプログラム制御装置のマイクロプログラム実行例
を示すタイムチャート、第４図は本発明のマイクロプロ
グラム制２Ｂ装置の実行速度制御回路の実施例のブロッ
ク図、第５又はその更に具体的な実施例のブロック図、
第６図は従来のマイクロコードの例を示すビット構成図
、第７図は従来のマイクロプログラム制御装置のブロッ
ク図、第８図はその実行例を示すタイムチャート、第９
図はその要部のタイムチャートであるっ１・・・・・・
マイクロコード、 ２・・・・・・マイクロインストラクション、３°・・
・°・アドレスコントロールコード、４・・・・・・マ
イクロプログラムメモリ、５・・・・・・マイクロシー
ケンサ、 ６・・・・・・マイクロアドレス、 １０・・・・・・実行速度制御回路、 １１・・・・・・実行速度選択フラグ。 出　願　人　　　　富士ゼロックス株式会社代　　理　
　人　　　　　　　弁理士　　山　　内　　梅　　雄第
３図 １４：）　　１５　　　１５　１６ 第５図

Claims (1)

【特許請求の範囲】
1. 実行速度選択フラグとアドレスコントロールコードとマ
   イクロインストラクションとを含むマイクロコードから
   成るマイクロプログラムを格納するマイクロプログラム
   メモリと、前記マイクロコードに含まれるアドレスコン
   トロールコードに基づいて次ステップのマイクロコード
   のマイクロアドレスを出力するマイクロシーケンサと、
   それぞれ周波数の異なる２種以上のクロックを発生し前
   記実行速度選択フラグに対応した１種のクロックを選択
   して前記マイクロシーケンサに出力しマイクロシーケン
   サの実行速度を制御する実行速度制御回路とから構成さ
   れたことを特徴とするマイクロプログラム制御装置。