JPS63229526A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、マイクロプログラム制御により命令の実行
処理が行なわれ、処理速度の向上を図った情報処理装置
に関する。

（従来の技術） マイクロプログラムによって制御されて命令の実行処理
が行なわれる情報処理装置においては、マイクロ命令は
マイクロ命令の処理内容にかかわらず、すべて所定のク
ロック数（例えば１クロツク）で実行処理されていた。

したがって、算術論理演算回路での処理時間が比較的長
い算術演算を制御するマイクロ命令も、処理時間が比較
的短い論理演算を制御するマイクロ命令も、同じ数のク
ロック数で実行処理されていた。

（発明が解決しようとする問題点） 以上説明したように、従来のマイクロプログラム制御に
よる情報処理装置にあっては、マイクロ命令は、その処
理内容にかかわらずツベて所定のりＯツク数で実行処理
されていた。このため、例えば１クロツクでずべてのマ
イクロ命令を実行処理する場合には、１クロツクのサイ
クルタイムは、処理時間の最も長い小数のマイクロ命令
で規定されることになる。したがって、処理時間の比較
的短いマイクロ命令を高速に実行処理するために、１ク
ロツクのサイクルタイムを短くすることは困難であると
いう問題があった。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、比較的簡単な構成で、１ク
ロツクのサイクルタイムを短縮して命令の処理速度を向
上させ、システム性能の向（問題点を解決するための手
段） 上記目的を達成するために、この発明は、マイクロプロ
グラム制御の情報処理装置において、実行に要するクロ
ック数を指定するクロック情報を備えた複数のマイクロ
命令を格納する記憶手段と、実行処理されるマイクロ命
令を一時的に保持する保持手段と、前記記憶手段から出
力されたマイクロ命令あるいは前記保持手段から出力さ
れたマイクロ命令を選択して前記保持手段に供給する選
択手段と、前記記憶手段へ所定のアドレスを供給するア
ドレス供給手段と、前記選択手段の選択動作及び前記記
憶手段に供給されるアドレスを前記クロック情報にした
がって制御する制御手段とから構成される。

（作用） この発明の情報処理装置にあっては、マイクロ命令に、
それぞれのマイクロ命令に応じて実行に要するクロック
数を指定するクロック情報を持たせ、このクロック情報
にしたがってマイクロ命令を指定されたクロック数で実
行処理するようにしている。

（実施例） 以下図面を用いてこの発明の一実施例を説明する。

第１図はこの発明の一実施例に係る情報処理装置の要部
構成を示すブロック図である。この実施例で示す情報処
理装置は、マイクロプログラムによって制御されており
、マイクロ命令に設けられた制御ビット（Ｓ／Ｆビット
）にしたがって、マイクロ命令を１クロツクあるいは２
クロツクで実行処理するようにしたものである。なお、
この情報処理装置は、りＤツク信号に同期して動作処理
が行なわれる。

第１図において、情報処理装置は、制御メモリ（μＲＯ
Ｍ）１．アドレスレジスタ（ＲＡＲ）３゜セレクタ回路
５．加算回路７を有している。

制御メモリ１は、情報処理装置で実行処理されるマイク
０命令を格納するものである。この制御メモリ１は、ア
ドレスレジスタ３によって供給されるアドレスにしたが
ってマイクロ命令が読出される。

アドレスレジスタ３から出力されるアドレスは、υ制御
メモリ１に供給されるとともに、加算回路７に与えられ
て＋１加算されて更新され、セレクタ回路５に供給され
る。また、アドレスレジスタ３から出力されるアドレス
は、直接セレクタ回路５に供給される。

セレクタ回路５は、アドレスレジスタ３から出力されて
＋１加算されたアドレス、あるいは、アドレスレジスタ
３から直接出力されたアドレスのどちらか一方を選択し
て、選択したアドレスをアドレスレジスタ３にセットす
る。

情報処理装置は、ざらに、セレクタ回路９．マイクロ命
令レジスタ（ＭＩＲ）１１、マイクロデコーダ１３．１
１１１０回路１５を有している。

マイクロ命令レジスタ１１は、制御メモリ１から読出さ
れてセレクタ回路９を介して供給されるマイクロ命令を
一時的に格納するものである。このマイクロ命令レジス
タ１１に格納されたマイクロ命令は、セレクタ回路９及
びマイクロデコーダ１３に供給される。

マイクロデコーダ１３は、マイクロ命令レジスタ１１か
ら供給されたマイクロ命令をデコード処理して、それぞ
れのマイクロ命令に応じた制御信号を出力づる。

セレクタ回路９は、制御メモリ１から読出されたマイク
ロ命令、あるいは、マイクロ命令レジスタ１１から出力
されたマイクロ命令のいずれか一方を選択して、マイク
ロ命令レジスタ１１に供給する。

マイクロ命令レジスタ１１に格納されたマイクロ命令は
、第２図に示すように、その命令中にマイクロ命令を実
行するために必要なりロック数を指定する制御ビット（
Ｓ／Ｆビット）が設けられている。Ｓ／Ｆピッ１〜は、
この実施例では１つのマイクロ命令を１クロツクあるい
は２クロツクで実行処理するようにしているので、１ビ
ツトで構成されている。例えば、Ｓ／Ｆビットの値が１
”である場合には、１つのマイクロ命令は２クロツクで
実行処理され、Ｓ／Ｆビットの値が０″である場合には
、１つのマイクロ命令は１クロツクで実行処理される。

このＳ／Ｆビットは、マイクロ命令がマイクロ命令レジ
スタ１１にセットされると、制御回路１５に与えられる
。

制り１回路１５は、フリップフロップ回路（「／Ｆ）１
７を備えており、マイクロ命令のＳ／Ｆビットにしたが
って、セレクタ回路５．９の選択制御を行なう。

すなわら、制御回路１５のＦ／Ｆ１７が゛０″の状態で
、Ｓ／Ｆビットが“１″の場合には、制御回路１５は、
セレクタ回路５がアドレスレジスタ３の出力を選択する
ように、また、セレクタ回路９がマイクロ命令レジスタ
１１の出力を選択するように制御する。したがって、次
のクロックでもマイクロ命令レジスタ１１及びアドレス
レジスタ３には、それまで格納されていたマイクロ命令
及びアドレス値が保持される。さらに、これと同時に、
Ｆ／Ｆ１７には１″がセ、ツトされる。

このようにして、Ｆ／Ｆ１７が゛１パになると、Ｓ／Ｆ
ビットの直にかかわらず、制御回路１５は、セレクタ回
路５が加算器７の出力を選択するように、また、セレク
タ回路９が制御メモリ１から読出されたマイクロ命令を
選択するように制御する。

すなわち、アドレスレジスタ３のアドレス及びマイクロ
命令レジスタ９のマイクロ命令は更新される。さらに、
これと同時に、Ｆ／Ｆ１７には“ＯＮがセットされる。

このような状態にあって、Ｓ／Ｆビットが０″の場合に
は、制御回路１５は、上述したと同様に、セレクタ回路
５が加算器７の出力を、またセレクタ回路９が制御メモ
リ１から読出されたマイクロ命令を選択するように制御
する。また、この時には、Ｆ／Ｆ１７はＯ″にセットさ
れたままとなる。

情報処理装置は、ざらにまた、算術論理ユニット（△Ｌ
Ｕ）１９．ＡＳＲレジスタ２１．ＡＤＲレジスタ２３を
有している。

ＡＬＵ１９は、マイクロデコーダ１３から供給される制
御信号にしたがって、ＡＳＲレジスタ２１、ＡＤＨレジ
スタ２３から与えられるデータの算術演算あるいは論理
演算を行なうものである。

算術演算あるいは論理演算の結果は、ＡＤＨレジスタ２
２に供給されて格納される。

以上説明したように、この発明の実施例は構成されてお
り、次にこの実施例の作用を、第３図を参照して説明す
る。

まずはじめに、Ｆ／Ｆ１７に０″がセットされた状態で
、Ｓ／Ｆビットの値Ｂ゛１″となっているマイクロ命令
が、制御メモリ１からセレクタ回路９を介してマイクロ
命令レジスタ１１にセットされると、セレクタ回路５．
９は、Ｓ／Ｆビットの値にしたがって制御回路１５によ
り選択制御されて、アドレスレジスタ３から出力された
アドレスはセレクタ回路３により選択されてアドレスレ
ジスタ３に再び供給される。さらに、マイクロ命令レジ
スタ１１から出力されたマイクロ命令はセレクタ回路９
により選択されて、マイク［ｌ命令レジスタ１１に再び
供給される。したがって、次のクロックにあっても、ア
ドレスレジスタ３に格納されたアドレス及びマイクロ命
令レジスタ１１に格納されたマイクロ命令は、保持され
たままの状態となり、マイクロ命令は２クロツクで実行
処理されることになる。また、この時に、Ｆ／Ｆ１７に
は“１″がセットされる（第３図　状態遷移くＢ〉）。

次に、このような状態にあっては、マイクロ命令レジス
タ１１にセットされているマイクロ命令のＳ／Ｆビット
の値にかかわらず、加算器７の出力がセレクタ回路５に
より選択されて、アドレスレジスタ３に供給され、制御
メモリ１の出力がセレクタ回路９により選択されて、マ
イクロ命令レジスタ１１に供給される。したがって、次
のクロックでは、アドレスレジスタ３に格納されたアド
レスは更新され、また、マイクロ命令レジスタ１１には
次に実行すべき新しいマイクロ命令がセットされ、マイ
クＯＲ１令は１クロツクで実行処理されることになる。

さらに、この時に、Ｆ／Ｆ１７には“０゛′がセットさ
れる（第３図　状態遷移くＣ＞）。

次に、このような状態にあって、Ｓ／Ｆビットの値が“
０”となっているマイクロ命令が、マイクロ命令レジス
タ１１にセットされると、加算器７の出力がセレクタ回
路５により選択されて、アドレスレジスタ３に供給され
る。さらに、制御メモリ１の出力がセレクタ回路９によ
り選択されて、マイクロ命令レジスタ１１に供給される
。これにより、アドレスレジスタ３に格納されたアドレ
スは更新され、また、マイクロ命令レジスタ１１には次
に実行すべき新しいマイクロ命令がセットされる。した
がって、マイクロ命令は１クロツクで実行処理されるこ
とになる。また、この時には、Ｆ／Ｆ１７の値はＯＩ＋
にセットされたままとなる。

このように、制御メモリ１から読出されたマイクロ命令
は、マイクロ命令のＳ／Ｆビットの値にしたがって、１
り０ツクあるいは２クロツクで実行処理することができ
るようになり、例えば、ＡＬＬＪ１９での処理時間が長
い算術演算は２クロツクで実行し、ＡＬＵ１９での処理
時間が比較的短い論理演尊は１クロツクで実行するよう
にずれば、１りＯツクのサイクルタイムを短くすること
ができるようになる。

なお、この実施例にあっては、マイクロ命令を１クロツ
クあるいは２クロツクで実行処理するようにしたが、こ
れに限定されるものではなく、マイクロ命令に設けられ
たＳ／Ｆビットのピット数を増加させることによって、
２クロツク以上で実行処理してもよいことは勿論である
。

［発明の効果］ 以上説明したように、この発明によれば、マイクロ命令
中のクロック情報にしたがって、マイクロ命令を指定さ
れたクロック数で実行処理するようにしたので、１り０
ツクのサイクルタイムを処！！ＩＩＩ！１間の短い命令
で規定することが可能となり、１クロツクのサイクルタ
イムを短縮することができる。この結果、命令の処理速
度が向上して、システム性能を向上させることができる
ようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る情報処理装ｄの要部
における構成を示すブロック図、第２図はマイクロ命令
のフォーマット図、第３図は第１図の状態遷移を示す図
である。 （図の主要な部分を表わす符号の説明）１・・・制御メ
モリ ３・・・アドレスレジスタ ５．９・・・セレクタ回路 １１・・・マイクロ命令レジスタ １５・・・制御回路

Claims (1)

1. 【特許請求の範囲】 マイクロプログラム制御の情報処理装置において、 実行に要するクロック数を指定するクロック情報を備え
   た複数のマイクロ命令を格納する記憶手段と、 実行処理されるマイクロ命令を一時的に保持する保持手
   段と、 前記記憶手段から出力されたマイクロ命令あるいは前記
   保持手段から出力されたマイクロ命令を選択して前記保
   持手段に供給する選択手段と、前記記憶手段へ所定のア
   ドレスを供給するアドレス供給手段と、 前記選択手段の選択動作及び前記記憶手段に供給される
   アドレスを、前記クロック情報にしたがって制御する制
   御手段と、 を有することを特徴とする情報処理装置。