JP2758624B2 - マイクロプログラムの調速方式 - Google Patents
マイクロプログラムの調速方式Info
- Publication number
- JP2758624B2 JP2758624B2 JP63333153A JP33315388A JP2758624B2 JP 2758624 B2 JP2758624 B2 JP 2758624B2 JP 63333153 A JP63333153 A JP 63333153A JP 33315388 A JP33315388 A JP 33315388A JP 2758624 B2 JP2758624 B2 JP 2758624B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- microprogram
- memory
- control
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラムの調速方式に関し、特に
データ処理システムのデグレード化に伴うマイクロプロ
グラム制御装置におけるマイクロプログラムの調速方式
に関する。
データ処理システムのデグレード化に伴うマイクロプロ
グラム制御装置におけるマイクロプログラムの調速方式
に関する。
汎用コンピュータ等のデータ処理システムでは、ニー
ズに対応して同一機種を各種グレードに分けてシリーズ
化する場合がある。このような場合におけるデグレード
化には、ハードウェアの変更による方法と、マイクロプ
ログラム処理の低速化による方法とがある。
ズに対応して同一機種を各種グレードに分けてシリーズ
化する場合がある。このような場合におけるデグレード
化には、ハードウェアの変更による方法と、マイクロプ
ログラム処理の低速化による方法とがある。
ハードウェアの変更による方法は、一般に、各機種の
互換性をなくすばかりでなく、機種毎に製造工程を変え
なければならないという欠点があり、不利である。
互換性をなくすばかりでなく、機種毎に製造工程を変え
なければならないという欠点があり、不利である。
また、マイクロプログラム処理の低速化による方法に
は、例えば第４図に示すようなダミーマイクロ命令を使
用する方法や、例えば第５図に示すような命令終了コマ
ンドを切り替える方法がある。
は、例えば第４図に示すようなダミーマイクロ命令を使
用する方法や、例えば第５図に示すような命令終了コマ
ンドを切り替える方法がある。
ダミーマイクロ命令を使用する方法は、ある処理の途
中に何らの処理も行わないダミーマイクロ命令を埋め込
むことにより命令のマイクロプログラムの処理速度を低
下させる方法である。第４図において、アドレスＡ〜Ｅ
とＸおよびＹとのそれぞれのマイクロ命令にはネクスト
アドレスフィールドがあり、マイクロ命令の実行後には
ネクストアドレスフィールドで指示されるアドレスのマ
イクロ命令を実行するようになっている。したがって、
第４図の場合には、アドレスＡ→Ｂ→Ｘ→Ｙ→Ｃ→Ｄ→
Ｅの順にマイクロ命令が実行されていくことになる。こ
こで、アドレスＸおよびＹのマイクロ命令が何らの処理
も行わないダミーマイクロ命令であるとすると、ダミー
マイクロ命令の実行時間だけアドレスＣのマイクロ命令
の処理が遅れることになる。このように、ダミーマイク
ロ命令の増減を図ることにより、機種毎に同じ命令のマ
イクロプログラムの処理速度を変更していた。
中に何らの処理も行わないダミーマイクロ命令を埋め込
むことにより命令のマイクロプログラムの処理速度を低
下させる方法である。第４図において、アドレスＡ〜Ｅ
とＸおよびＹとのそれぞれのマイクロ命令にはネクスト
アドレスフィールドがあり、マイクロ命令の実行後には
ネクストアドレスフィールドで指示されるアドレスのマ
イクロ命令を実行するようになっている。したがって、
第４図の場合には、アドレスＡ→Ｂ→Ｘ→Ｙ→Ｃ→Ｄ→
Ｅの順にマイクロ命令が実行されていくことになる。こ
こで、アドレスＸおよびＹのマイクロ命令が何らの処理
も行わないダミーマイクロ命令であるとすると、ダミー
マイクロ命令の実行時間だけアドレスＣのマイクロ命令
の処理が遅れることになる。このように、ダミーマイク
ロ命令の増減を図ることにより、機種毎に同じ命令のマ
イクロプログラムの処理速度を変更していた。
一方、命令終了コマンドを切り替える方法は、機種別
に命令終了コマンドを設け、対応する命令終了コマンド
のところで終了処理を行い、機種毎に命令の長さを変え
る方法である。第５図において、EOPX,EOPYおよびEOPZ
は、それぞれグレードX,グレードＹおよびグレードＺに
対応する命令終了コマンドである。グレードに対応しな
い命令終了コマンドは、NOPコマンド（何の動作もしな
いコマンド）となるように構成されている。グレードに
対応する命令終了コマンドが実行されると、命令は次の
ステップで終了し、次の次のステップから次に実行する
命令が開始されるようにハードウェア制御される。第５
図の場合、グレードＸの機種においては、XOPXコマンド
により命令終了処理が行われるので、アドレスＱのマイ
クロ命令の実行で命令は終了する。グレードＹの機種に
おいては、EOPXコマンドはNOPコマンドとなり、EOPYコ
マンドにより命令終了処理が行われるので、アドレスＳ
のマイクロ命令の実行で命令は終了する。グレードＺの
機種においては、EOPYコマンドおよびEOPZコマンドはNO
Pコマンドとなり、EOPZコマンドにより命令終了処理が
行われるので、アドレスＵのマイクロ命令の実行で命令
は終了する。このように、機種別に命令終了コマンドを
設け、機種毎に命令終了コマンドを切り替えることによ
り、同じ命令のマイクロプログラムの処理速度を機種毎
に変えるようにしていた。
に命令終了コマンドを設け、対応する命令終了コマンド
のところで終了処理を行い、機種毎に命令の長さを変え
る方法である。第５図において、EOPX,EOPYおよびEOPZ
は、それぞれグレードX,グレードＹおよびグレードＺに
対応する命令終了コマンドである。グレードに対応しな
い命令終了コマンドは、NOPコマンド（何の動作もしな
いコマンド）となるように構成されている。グレードに
対応する命令終了コマンドが実行されると、命令は次の
ステップで終了し、次の次のステップから次に実行する
命令が開始されるようにハードウェア制御される。第５
図の場合、グレードＸの機種においては、XOPXコマンド
により命令終了処理が行われるので、アドレスＱのマイ
クロ命令の実行で命令は終了する。グレードＹの機種に
おいては、EOPXコマンドはNOPコマンドとなり、EOPYコ
マンドにより命令終了処理が行われるので、アドレスＳ
のマイクロ命令の実行で命令は終了する。グレードＺの
機種においては、EOPYコマンドおよびEOPZコマンドはNO
Pコマンドとなり、EOPZコマンドにより命令終了処理が
行われるので、アドレスＵのマイクロ命令の実行で命令
は終了する。このように、機種別に命令終了コマンドを
設け、機種毎に命令終了コマンドを切り替えることによ
り、同じ命令のマイクロプログラムの処理速度を機種毎
に変えるようにしていた。
上述した従来のマイクロプログラム処理の低速化によ
る方法（マイクロプログラムの調速方式）では、ダミー
マイクロ命令を設けて処理速度を変更する構成であった
り、命令終了コマンドをいくつも記述しなければならな
い構成であったりするので、処理速度を遅くすれば遅く
するほどマイクロプログラムが大きくなってしまうとい
う欠点がある。
る方法（マイクロプログラムの調速方式）では、ダミー
マイクロ命令を設けて処理速度を変更する構成であった
り、命令終了コマンドをいくつも記述しなければならな
い構成であったりするので、処理速度を遅くすれば遅く
するほどマイクロプログラムが大きくなってしまうとい
う欠点がある。
また、低グレードの機種のための大容量のマイクロプ
ログラムを高グレードの機種にも共通に用いるようにす
ると、高グレードの機種においてはマイクロプログラム
を有効に使用していることにはならないという欠点があ
る。
ログラムを高グレードの機種にも共通に用いるようにす
ると、高グレードの機種においてはマイクロプログラム
を有効に使用していることにはならないという欠点があ
る。
本発明の目的は、上述の点に鑑み、同一構成のマイク
ロプログラムをグレードにかかわりなく共通かつ有効に
使用することができ、さらに同一のハードウェアで各種
のグレードに分けることができるようにしたマイクロプ
ログラムの調速方式を提供することにある。
ロプログラムをグレードにかかわりなく共通かつ有効に
使用することができ、さらに同一のハードウェアで各種
のグレードに分けることができるようにしたマイクロプ
ログラムの調速方式を提供することにある。
本発明のマイクロプログラムの調速方式は、各命令に
対応するマイクロプログラムを格納する制御記憶と、各
命令に対応するマイクロプログラムの前記制御記憶上の
先頭アドレスを保持する変換メモリとを有し、各命令の
起動時に前記変換メモリから出力されるアドレスのマイ
クロ命令から実行を開始することにより各命令を処理し
ていくデータ処理システムにおいて、タイマ値を指示す
るフィールドをもつ前記変換メモリと、各命令の起動時
に命令に対応するタイマ値を前記変換メモリからセット
してカウント動作を開始するタイマと、このタイマがタ
イムアップするまで命令の開始を抑止する抑止手段とを
有する。
対応するマイクロプログラムを格納する制御記憶と、各
命令に対応するマイクロプログラムの前記制御記憶上の
先頭アドレスを保持する変換メモリとを有し、各命令の
起動時に前記変換メモリから出力されるアドレスのマイ
クロ命令から実行を開始することにより各命令を処理し
ていくデータ処理システムにおいて、タイマ値を指示す
るフィールドをもつ前記変換メモリと、各命令の起動時
に命令に対応するタイマ値を前記変換メモリからセット
してカウント動作を開始するタイマと、このタイマがタ
イムアップするまで命令の開始を抑止する抑止手段とを
有する。
本発明のマイクロプログラムの調速方式では、変換メ
モリがタイマ値を指示するフィールドをもち、タイマが
各命令の起動時に命令に対応するタイマ値を変換メモリ
からセットしてカウント動作を開始し、抑止手段がタイ
マがタイムアップするまで命令の開始を抑止する。
モリがタイマ値を指示するフィールドをもち、タイマが
各命令の起動時に命令に対応するタイマ値を変換メモリ
からセットしてカウント動作を開始し、抑止手段がタイ
マがタイムアップするまで命令の開始を抑止する。
次に、本発明について図面を参照して詳細に説明す
る。
る。
第１図は、本発明の一実施例に係るマイクロプログラ
ムの調速方式が適用されたマイクロプログラム制御装置
を示す回路ブロック図である。このマイクロプログラム
制御装置は、命令レジスタ１と、変換メモリ２と、マイ
クロプログラムアドレスレジスタ（以下、CSARと略記す
る）３と、制御記憶４と、読出しレジスタ（以下、CSDR
と略記する）５と、カウンタ６と、バリッドレジスタ
（Ｖ）７と、比較器８と、CSAR3,制御記憶４およびCSDR
5からなる制御記憶制御回路９と、演算回路10とから構
成されている。なお、符号101〜110は信号線を示す。
ムの調速方式が適用されたマイクロプログラム制御装置
を示す回路ブロック図である。このマイクロプログラム
制御装置は、命令レジスタ１と、変換メモリ２と、マイ
クロプログラムアドレスレジスタ（以下、CSARと略記す
る）３と、制御記憶４と、読出しレジスタ（以下、CSDR
と略記する）５と、カウンタ６と、バリッドレジスタ
（Ｖ）７と、比較器８と、CSAR3,制御記憶４およびCSDR
5からなる制御記憶制御回路９と、演算回路10とから構
成されている。なお、符号101〜110は信号線を示す。
命令レジスタ１は、命令語を保持するレジスタであ
る。
る。
変換メモリ２は、命令対応に第１ステップ目のマイク
ロ命令のアドレスおよびカウンタ６にセットするカウン
ト値（タイマ値）を格納しているメモリである。
ロ命令のアドレスおよびカウンタ６にセットするカウン
ト値（タイマ値）を格納しているメモリである。
CSAR3は、制御記憶４をアクセスするマイクロ命令の
アドレスを保持するレジスタである。
アドレスを保持するレジスタである。
制御記憶４は、各命令に対応するマイクロプログラム
を格納しているメモリである。
を格納しているメモリである。
CSDR5は、制御記憶４から読み出されたマイクロ命令
を保持するレジスタである。
を保持するレジスタである。
カウンタ６は、タイミング毎に−１ずつのカウントダ
ウン動作を行うタイマとしての役目をするカウンタあ
る。
ウン動作を行うタイマとしての役目をするカウンタあ
る。
バリッドレジスタ７は、制御記憶制御回路９および演
算回路10のバリッド信号を発する抑止手段としてのレジ
スタであり、値“0"にセットされたときに制御記憶制御
回路９および演算回路10の動作を抑止する。
算回路10のバリッド信号を発する抑止手段としてのレジ
スタであり、値“0"にセットされたときに制御記憶制御
回路９および演算回路10の動作を抑止する。
比較器８は、カウンタ６の値が“0"以外のときに“0"
を出力し、“0"のときに“1"を出力する検出手段であ
る。
を出力し、“0"のときに“1"を出力する検出手段であ
る。
演算回路10は、CSDR5に保持されたマイクロ命令を処
理する回路である。
理する回路である。
次に、このように構成された本実施例のマイクロプロ
グラムの調速方式の動作について説明する。
グラムの調速方式の動作について説明する。
前の命令が終了してCSDR5から命令終了コマンドEOPが
発行されると、信号線108を介してCSAR3およびカウンタ
６が制御され、命令レジスタ１にセットされた命令語の
命令コードにより信号線101を介してアクセスされてい
る変換メモリ２から信号線102を介して命令の第１ステ
ップ目のマイクロ命令のアドレスがCSAR3にセットされ
るとともに、信号線103を介してカウンタ６にカウント
値がセットされる。
発行されると、信号線108を介してCSAR3およびカウンタ
６が制御され、命令レジスタ１にセットされた命令語の
命令コードにより信号線101を介してアクセスされてい
る変換メモリ２から信号線102を介して命令の第１ステ
ップ目のマイクロ命令のアドレスがCSAR3にセットされ
るとともに、信号線103を介してカウンタ６にカウント
値がセットされる。
カウンタ６に“0"以外のカウント値がセットされる
と、比較器８の出力が“0"となり、バリッドレジスタ７
の値が“0"となって制御記憶制御回路９および演算回路
10の動作が抑止されるとともに、信号線110を介してカ
ウンタ６のカウントダウン動作が開始される。
と、比較器８の出力が“0"となり、バリッドレジスタ７
の値が“0"となって制御記憶制御回路９および演算回路
10の動作が抑止されるとともに、信号線110を介してカ
ウンタ６のカウントダウン動作が開始される。
カウンタ６がタイミング毎に−１ずつのカウントダウ
ン動作を行って値が“0"になると、比較器８の出力が
“1"となり、バリッドレジスタ７の値が“1"となって制
御記憶制御回路９および演算回路10の動作の抑止が解除
されるとともに、信号線110を介してカウンタ６のカウ
ントダウン動作が抑止される。
ン動作を行って値が“0"になると、比較器８の出力が
“1"となり、バリッドレジスタ７の値が“1"となって制
御記憶制御回路９および演算回路10の動作の抑止が解除
されるとともに、信号線110を介してカウンタ６のカウ
ントダウン動作が抑止される。
制御記憶制御回路９および演算回路10の動作の抑止が
解除されると、制御記憶４はCSAR3にセットされたマイ
クロ命令のアドレスにより信号線104を介してアクセス
され、制御記憶４から１ステップのマイクロ命令が信号
線105を介してCSDR5に読み出されてセットされる。
解除されると、制御記憶４はCSAR3にセットされたマイ
クロ命令のアドレスにより信号線104を介してアクセス
され、制御記憶４から１ステップのマイクロ命令が信号
線105を介してCSDR5に読み出されてセットされる。
CSDR5にセットされたマイクロ命令の各フィールドの
出力により、信号線107を介して演算回路10が直接制御
されてマイクロ命令が実行される。
出力により、信号線107を介して演算回路10が直接制御
されてマイクロ命令が実行される。
また、制御記憶４の１つのフィールドはネクストアド
レスを指示しおり、このネクストアドレスが信号線106
を介してCSAR3に次に実行するマイクロ命令のアドレス
としてセットされる。
レスを指示しおり、このネクストアドレスが信号線106
を介してCSAR3に次に実行するマイクロ命令のアドレス
としてセットされる。
このようにして、命令のマイクロプログラムを構成す
るマイクロ命令がタイミング毎に制御記憶４から順次読
み出されて実行されていく。
るマイクロ命令がタイミング毎に制御記憶４から順次読
み出されて実行されていく。
命令が終了してCSDR5から命令終了コマンドEOPが発行
されると、信号線108を介してCSAR3およびカウンタ６が
制御され、命令レジスタ１にセットされた次の命令語の
命令コードにより信号線101を介してアクセスされてい
る変換メモリ２から信号線102を介して次の命令の第１
ステップ目のマイクロ命令のアドレスがCSAR3にセット
されるとともに、信号線103を介してカウンタ６にカウ
ント値がセットされる。
されると、信号線108を介してCSAR3およびカウンタ６が
制御され、命令レジスタ１にセットされた次の命令語の
命令コードにより信号線101を介してアクセスされてい
る変換メモリ２から信号線102を介して次の命令の第１
ステップ目のマイクロ命令のアドレスがCSAR3にセット
されるとともに、信号線103を介してカウンタ６にカウ
ント値がセットされる。
以下、前述と同様にして命令の処理が繰り返される。
次に、第２図および第３図を参照しながら、命令がア
ドレス…→Ｊ→Ｋ→Ｌのマイクロ命令までで終了し、次
の命令がアドレスαのマイクロ命令から開始され、アド
レスα→β→…のマイクロ命令と続く場合を例にとって
説明する。命令終了コマンドEOPは、アドレスＫのマイ
クロ命令で発行されるものとする。
ドレス…→Ｊ→Ｋ→Ｌのマイクロ命令までで終了し、次
の命令がアドレスαのマイクロ命令から開始され、アド
レスα→β→…のマイクロ命令と続く場合を例にとって
説明する。命令終了コマンドEOPは、アドレスＫのマイ
クロ命令で発行されるものとする。
第３図において、タイミングt3でCSDR5から命令終了
コマンドEOPが発行されると、タイミングt4で変換メモ
リ２から次の命令の第１ステップ目のマイクロ命令のア
ドレスαおよびカウント値“3"がCSAR3およびカウンタ
６にそれぞれセットされる。
コマンドEOPが発行されると、タイミングt4で変換メモ
リ２から次の命令の第１ステップ目のマイクロ命令のア
ドレスαおよびカウント値“3"がCSAR3およびカウンタ
６にそれぞれセットされる。
これにより、カウンタ６は、タイミング毎に−１ずつ
のカウントダウン動作を開始する。また、バリッドレジ
スタ７は、カウンタ６に値“3"がセットされた次のタイ
ミングt5で値が“0"になり、制御記憶制御回路９および
演算回路10の動作を抑止する。
のカウントダウン動作を開始する。また、バリッドレジ
スタ７は、カウンタ６に値“3"がセットされた次のタイ
ミングt5で値が“0"になり、制御記憶制御回路９および
演算回路10の動作を抑止する。
カウンタ６がカウントダウンされてタイミングt7で再
び値“0"になると、次のタイミングt8でバリッドレジス
タ７は値が“1"になる。
び値“0"になると、次のタイミングt8でバリッドレジス
タ７は値が“1"になる。
タイミングt8で、再び値“1"となったバリッドレジス
タ７により、タイミングt9以降は制御記憶制御回路９お
よび演算回路10の動作が有効となる。
タ７により、タイミングt9以降は制御記憶制御回路９お
よび演算回路10の動作が有効となる。
この結果、タイミングt6からt8までの間、バリッドレ
ジスタ７により信号線109を介して制御記憶制御回路９
および演算回路10の動作が抑止され、CSAR3およびCSDR5
はそれぞれ更新が抑止される。
ジスタ７により信号線109を介して制御記憶制御回路９
および演算回路10の動作が抑止され、CSAR3およびCSDR5
はそれぞれ更新が抑止される。
以上説明したように、命令対応にカウント値を設けて
変換メモリ２に格納しておき、命令の起動時にカウンタ
６にカウント値をセットし、カウントダウン動作により
カウンタ６の値が“0"になるまで制御記憶制御回路９お
よび演算回路10の動作を抑止することにより、カウンタ
６にセットする値の分だけ命令の開始のタイミングを遅
延させることができる。したがって、変換メモリ２に格
納されている命令対応のカウント値を増減させることに
より、機種毎に命令のマイクロプログラムの処理速度の
調整を行うことが可能になる。
変換メモリ２に格納しておき、命令の起動時にカウンタ
６にカウント値をセットし、カウントダウン動作により
カウンタ６の値が“0"になるまで制御記憶制御回路９お
よび演算回路10の動作を抑止することにより、カウンタ
６にセットする値の分だけ命令の開始のタイミングを遅
延させることができる。したがって、変換メモリ２に格
納されている命令対応のカウント値を増減させることに
より、機種毎に命令のマイクロプログラムの処理速度の
調整を行うことが可能になる。
なお、機種のグレードに応じて、例えば高グレードの
機種では、変換メモリ２に命令対応に格納されるカウン
ト値は“0"であってもよいことはいうまでもない。
機種では、変換メモリ２に命令対応に格納されるカウン
ト値は“0"であってもよいことはいうまでもない。
以上説明したように本発明は、データ処理システムの
デグレード化のために命令開始を遅らせるタイマ方式を
採用することにより、従来のようなマイクロプログラム
を増加させることがなくマイクロプログラムを有効に使
用することができ、かつハードウェア構成も全く同一に
なって製造工程を変える必要がないという効果がある。
デグレード化のために命令開始を遅らせるタイマ方式を
採用することにより、従来のようなマイクロプログラム
を増加させることがなくマイクロプログラムを有効に使
用することができ、かつハードウェア構成も全く同一に
なって製造工程を変える必要がないという効果がある。
第１図は本発明の一実施例に係るマイクロプログラムの
調速方式が適用されたマイクロプログラム制御装置を示
す回路ブロック図、 第２図は本実施例のマイクロプログラムの調速方式にお
けるマイクロ命令の処理の流れの一例を示す図、 第３図は本実施例のマイクロプログラムの調速方式にお
けるマイクロ命令の処理のタイミングの一例を示すタイ
ミングチャート、 第４図は従来のマイクロプログラムの調速方式の一例を
説明するための図、 第５図は従来のマイクロプログラムの調速方式の他の例
を説明するための図である。 図において、 １……命令レジスタ、 ２……変換メモリ、 ３……CSAR、 ４……制御記憶、 ５……CSDR、 ６……カウンタ、 ７……バリッドレジスタ、 ８……比較器、 ９……制御記憶制御回路、 10……演算回路、 101〜110……信号線である。
調速方式が適用されたマイクロプログラム制御装置を示
す回路ブロック図、 第２図は本実施例のマイクロプログラムの調速方式にお
けるマイクロ命令の処理の流れの一例を示す図、 第３図は本実施例のマイクロプログラムの調速方式にお
けるマイクロ命令の処理のタイミングの一例を示すタイ
ミングチャート、 第４図は従来のマイクロプログラムの調速方式の一例を
説明するための図、 第５図は従来のマイクロプログラムの調速方式の他の例
を説明するための図である。 図において、 １……命令レジスタ、 ２……変換メモリ、 ３……CSAR、 ４……制御記憶、 ５……CSDR、 ６……カウンタ、 ７……バリッドレジスタ、 ８……比較器、 ９……制御記憶制御回路、 10……演算回路、 101〜110……信号線である。
Claims (1)
- 【請求項１】各命令に対応するマイクロプログラムを格
納する制御記憶と、各命令に対応するマイクロプログラ
ムの前記制御記憶上の先頭アドレスを保持する変換メモ
リとを有し、各命令の起動時に前記変換メモリから出力
されるアドレスのマイクロ命令から実行を開始すること
により各命令を処理していくデータ処理システムにおい
て、 タイマ値を指示するフィールドをもつ前記変換メモリ
と、 各命令の起動時に命令に対応するタイマ値を前記変換メ
モリからセットしてカウント動作を開始するタイマと、 このタイマがタイムアップするまで命令の開始を抑止す
る抑止手段と を有することを特徴とするマイクロプログラムの調速方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333153A JP2758624B2 (ja) | 1988-12-29 | 1988-12-29 | マイクロプログラムの調速方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333153A JP2758624B2 (ja) | 1988-12-29 | 1988-12-29 | マイクロプログラムの調速方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02178837A JPH02178837A (ja) | 1990-07-11 |
| JP2758624B2 true JP2758624B2 (ja) | 1998-05-28 |
Family
ID=18262884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333153A Expired - Lifetime JP2758624B2 (ja) | 1988-12-29 | 1988-12-29 | マイクロプログラムの調速方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758624B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05158684A (ja) * | 1991-12-05 | 1993-06-25 | Koufu Nippon Denki Kk | 命令実行調速システム |
| US6370638B1 (en) | 1997-11-21 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method of computer program control in computer systems using pipeline processing |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2936801C2 (de) * | 1979-09-12 | 1982-10-28 | Ibm Deutschland Gmbh, 7000 Stuttgart | Steuereinrichtung zur Ausführung von Instruktionen |
| JPS578849A (en) * | 1980-06-18 | 1982-01-18 | Fujitsu Ltd | Adjusting system for instruction execution speed |
| JPS582947A (ja) * | 1981-06-29 | 1983-01-08 | Fujitsu Ltd | 時間待合せ制御方式 |
| JP2514922B2 (ja) * | 1985-01-30 | 1996-07-10 | 株式会社日立製作所 | 情報処理装置の性能制御方式 |
| JPS62243032A (ja) * | 1986-04-16 | 1987-10-23 | Nec Corp | 情報処理装置 |
| JPS62262139A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | シングルチツプマイクロコンピユ−タの命令制御装置 |
-
1988
- 1988-12-29 JP JP63333153A patent/JP2758624B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02178837A (ja) | 1990-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4879646A (en) | Data processing system with a pipelined structure for editing trace memory contents and tracing operations during system debugging | |
| JP2758624B2 (ja) | マイクロプログラムの調速方式 | |
| JP2514922B2 (ja) | 情報処理装置の性能制御方式 | |
| JPS601655B2 (ja) | デ−タプリフェツチ方式 | |
| JP2583506B2 (ja) | データ処理装置 | |
| JPS6242301B2 (ja) | ||
| JPS60124746A (ja) | デ−タ処理装置 | |
| JP2637070B2 (ja) | マイクロ命令先頭アドレス生成方式 | |
| JPH05298088A (ja) | マイクロコンピュータ | |
| JPH0561660B2 (ja) | ||
| JPH0317135B2 (ja) | ||
| JP3057732B2 (ja) | 情報処理装置 | |
| JPS61216033A (ja) | 演算処理装置 | |
| JPH01258045A (ja) | インサーキットエミュレータ | |
| JPH0357498B2 (ja) | ||
| JPH06100963B2 (ja) | マイクロプログラム制御装置 | |
| JPH05158684A (ja) | 命令実行調速システム | |
| JPH06100964B2 (ja) | マイクロプログラム制御装置 | |
| JPH0158528B2 (ja) | ||
| JPH0445862B2 (ja) | ||
| JPS63208124A (ja) | マイクロプログラム制御装置 | |
| JPH03164945A (ja) | データ処理装置 | |
| JPH11282787A (ja) | 入出力制御装置 | |
| JPS63228332A (ja) | 命令実行制御方式 | |
| JPS6255738A (ja) | プログラムカウンタトレ−ス機構をもつデ−タ処理装置 |