JPH05298088A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 プログラムの実行速度の速いマイクロコンピ
ュータを提供する。 【構成】 処理プログラムを構成するマクロ命令群の
内、使用頻度の高い処理ルーチンに対応するマイクロ命
令及びオペランドデータをファームウェア化し、実際の
プログラム実行の際には、マクロ命令に対応してこれら
のファームウェア化されたマイクロ命令及びオペランド
データが通常のマクロ命令として機能するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプログラム方
式のマイクロコンピュータに関し、特に、命令サイクル
の処理速度を向上させることにより、高速処理を実現す
るマイクロコンピュータに関する。

【０００２】

【従来の技術】従来、マイクロプログラム制御方式のマ
イクロコンピュータは、命令読出しサイクルと命令実行
サイクルから成る命令サイクルを繰返すことによってア
センブラ等のマクロ命令に対応する処理を実行するよう
になっている。即ち、命令読出しサイクルはマクロ命令
を読み出すフェッチサイクルと、このマクロ命令をデコ
ードするデコードサイクルから成り、命令実行サイクル
では、機械語のマイクロ命令を予め格納するマイクロ命
令発生部（μＲＯＭ）から該デコード出力に対応するマ
イクロ命令を発生させて、該マイクロ命令に従って内部
の各論理回路を動作させる。

【０００３】更に、上記のフェッチサイクル、デコード
サイクル、及び命令実行サイクルは、内部のクロック発
生回路で発生されるクロック信号又は外部回路等から供
給されるクロック信号に同期して実行され、これらのク
ロック信号の１周期がマイクロコンピュータのマシンサ
イクルに相当している。そして、上記フェッチサイク
ル、デコードサイクル、及び命令実行サイクルの夫々の
マシンサイクル数は、マクロ命令の種類に従って決めら
れている。例えば、処理プログラムが、一連の３種類の
マクロ命令（Ａ）（Ｂ）（Ｃ）で形成されているものと
すると、図５に示すように、３種類のマクロ命令（Ａ）
（Ｂ）（Ｃ）が順に実行されると、第１のマクロ命令
（Ａ）に対する命令サイクルは、夫々が２マシンサイク
ルのフェッチサイクルＦ₁ とデコードサイクルＤ₁ 及び
命令実行サイクルＥ₁ から成り、第２のマクロ命令
（Ｂ）に対する命令サイクルは、夫々が２マシンサイク
ルのフェッチサイクルＦ₂ とデコードサイクルＤ₂ 及び
４マシンサイクルの命令実行サイクルＥ₂ から成り、第
３のマクロ命令（Ｃ）に対する命令サイクルは、夫々が
３マシンサイクルのフェッチサイクルＦ₃ とデコードサ
イクルＤ₃ 及び４マシンサイクルの命令実行サイクルＥ
₃ から成るというように、所定数のマシンサイクルが設
定される。

【０００４】更に、上記マイクロ命令発生部に予め設定
されるマイクロ命令の種類としては、例えば、四則演
算、論理演算、統計処理のための演算、その他、使用頻
度等に鑑みて汎用性のあるマイクロ命令、等の最大公約
数的な命令群からなり、マクロ命令でこれらのマイクロ
命令を適宜に指定することで、効率の良いプログラム処
理を行い得るように考慮されている。

【０００５】尚、このようなマクロ命令をデコードして
マイクロ命令を発生し、そのマイクロ命令の処理を行う
技術に関するものとして、例えば、特開昭５５−４９７
５１号公報に開示されたものが知られており、この技術
はマイクロコンピュータが適用されるシステムの性能向
上に寄与し得る特定のマイクロ命令（処理ルーチン）を
固定的に上記マイクロ命令発生部に設定しておくことに
よって、効率の良いプログラム処理を行い得るように考
慮したものである。

【０００６】

【発明が解決しようとする課題】ところで、こうしたマ
イクロプログラム方式のマイクロコンピュータでプログ
ラム処理を行う場合、使用頻度の高い処理プログラムを
サブルーチンにしておき、これを各種の処理ルーチンで
共同利用することによって、プログラム開発の効率化を
図ることができるようにしたり、処理プログラムを記憶
しておくためのメモリを効率的に使用するようにしてい
る。

【０００７】しかし、この手法は、処理プログラムのス
テップ数を低減する等の効果はあるが、各マクロ命令の
処理速度を向上することはできず、本発明の目的である
マイクロコンピュータの処理速度の向上を図ることがで
きない。即ち、図５に示したように、各マクロ命令の実
行は、必ずフェッチサイクル、デコードサイクル及び命
令実行サイクルの順に処理されるので、たとえサブルー
チンを作成しておいても、該サブルーチンを構成する各
マクロ命令の処理も必ず上記命令サイクル（即ち、フェ
ッチサイクル、デコードサイクル及び命令実行サイクル
の３サイクル）の処理が行われ、処理時間の短縮化は実
現されない。

【０００８】つまり、同一のサブルーチンを繰返して利
用するようなプログラム処理では、そのサブルーチンを
実行する度に同じ命令サイクルを繰返すこととなるの
で、実質的には命令実行サイクルのみの処理だけ行われ
ればそれで十分であるにも係わらず、フェッチサイクル
とデコードサイクルの処理が行われることから、実質的
には不要な処理が繰返し行われることとなって、処理時
間の短縮化は図られない。 本発明は、このような問題
点に鑑みて成されたものであり、マイクロコンピュータ
が命令系列の処理ルーチンを実行する際に、処理ルーチ
ンを構成する各マクロ命令の命令サイクル中からフェッ
チサイクルとデコードサイクルを省略しても正規の処理
を実現し、これにより、マイクロコンピュータの処理ル
ーチンの処理時間の短縮化を図ることができるマイクロ
コンピュータを提供することを目的とする。

【０００９】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、マクロ命令をフェッチするフェッ
チ部と、該フェッチされたマクロ命令をデコードするデ
コーダ部と、マクロ命令に対応するマイクロ命令を予め
保持して該デコーダ部からのデコード出力に対応するマ
イクロ命令を発生するマイクロ命令発生部と、該マイク
ロ命令発生部から出力されたマイクロ命令を記憶するラ
ンダムクセスメモリ（ＲＡＭ）等から成るプログラマブ
ル命令記憶部と、該マイクロ命令発生部から出力された
マイクロ命令を、アドレス制御を行いつつ該プログラマ
ブル命令記憶部に記憶させる書込制御部と、マクロ命令
が該プログラマブル命令記憶部に記憶されたマイクロ命
令に対応すると、その対応するマイクロ命令を該プログ
ラマブル命令記憶部から読出すためのアドレス制御を行
うアドレス制御部とを具備し、通常のプログラム処理が
行われないときに、処理プログラムの内から、サブルー
チンのような使用頻度の高い一連の処理プログラムを構
成するマクロ命令群を、プログラムステップ順にフェッ
チ部でフェッチし且つデコーダ部でデコードして、マイ
クロ命令発生部が夫々のマイクロ命令を発生し、更に、
書込制御部が夫々のマイクロ命令を該プログラムステッ
プに対応させてプログラマブル命令記憶部に書込むファ
ームウェア化処理を行い、次に、通常のプログラム処理
を行うときは、上記使用頻度の高い一連の処理ルーチン
が所謂サブルーチンコールのようなマクロ命令で指定さ
れると、アドレス制御部がその一連の処理ルーチンに対
応するマイクロ命令群（上記ファームウェア化処理の際
に予め記憶されているマイクロ命令群）を順次にプログ
ラマブル命令記憶部から読出して、内部論理回路等を動
作させる構成にした。

【００１０】又、オペランドを有するマクロ命令の処理
に対処するために、上記フェッチ部、デコーダ部、マイ
クロ命令発生部、プログラマブル命令記憶部、書込制御
部、及びアドレス制御部に加えて、上記ファームウェア
化処理の際にマクロ命令中のオペランドを記憶するラン
ダムクセスメモリ（ＲＡＭ）等から成るオペランドテー
ブルと、通常のプログラム処理を行うときは、上記プロ
グラマブル命令記憶部からマクロ命令中のオペレーショ
ンに対応するマクロ命令を読出すのに同期して該オペレ
ーションに対応するオペランドを該オペランドテーブル
から読出すオペランド制御部を備えることにより、オペ
ランドを有するマクロ命令群で構成される一連の処理プ
ログラムの実行も行うように構成した。

【００１１】

【作用】かかる構成を有するマイクロコンピュータによ
れば、ファームウェア化処理のときに、フェッチ部及び
デコード部がサブルーチン等の使用頻度の高い処理ルー
チンの一連のマクロ命令群を順次にフェッチ及びデコー
ドし、更にマイクロ命令発生部が該デコードデータに基
いてマクロ命令に対応するマイクロ命令を発生し、プロ
グラマブル命令記憶部が書込制御部の制御下でこれらの
マイクロ命令を順次に記憶する。

【００１２】又、オペランドを有するマクロ命令に対し
ては、マイクロ命令発生部が発生したオペレーションに
対応するマイクロ命令をプログラマブル命令記憶部に記
憶させる際に、オペランド制御部がオペランドをオペラ
ンドデーブルに記憶させる。

【００１３】これらのプログラマブル命令記憶部にマイ
クロ命令を順次書込むときと、オペランドをオペランド
テーブルに書込むときには、アドレス制御部が、プログ
ラマブル命令記憶部に対してアドレス制御を行い、オペ
ランド制御部にオペランドテーブルへの書込み位置を与
える。

【００１４】このアドレス制御部はアドレスレジスタ等
を有してプログラマブル命令記憶部のアドレス制御を行
うものであり、アドレスレジスタによってマイクロ命令
の命令系列の書込みアドレスを指定し、プログラマブル
命令記憶部に書込んだマイクロ命令を読み出す時のアド
レス制御を行う。又、アドレス制御部のアドレスレジス
タに対しては、特定のマクロ命令が実行されることによ
りプログラマブル命令記憶部で書込みを始める先頭アド
レス値がセットされる。これにより、プログラマブル命
令記憶部へのマイクロ命令の書込処理が開始される。即
ち、この特定のマクロ命令をマイクロコンピュータが実
行して、プログラマブル命令記憶部への書込み用先頭ア
ドレス値がアドレスレジスタにセットされると、書込制
御部が次のプログラムステップのマクロ命令に対応する
マイクロ命令を順次にプログラマブル命令記憶部に書込
んでいく。そして、所謂サブルーチン・リターンやファ
ームウェア化処理終了等の所定のマクロ命令を実行する
ことにより、このプログラマブル命令記憶部への一連の
マイクロ命令の書込み処理（ファームウェア化処理）は
終了する。即ち、デコーダからアドレスレジスタにリセ
ット値をセットするマクロ命令をデコードすると、マイ
クロ命令発生部からの指示により、書込み制御部が、プ
ログラマブル命令記憶部に命令の実行サイクルの終了を
示すマイクロ命令を書込み、プログラマブル命令記憶部
へのマイクロ命令の書込み処理が終了する。

【００１５】このようなファームウェア化処理を行うこ
とにより、プログラマブル命令記憶部には、サブルーチ
ン等を構成する一連のマクロ命令群に対応するマイクロ
命令群が、所謂サブルーチンコール等の１つのマクロ命
令に対応する複雑な処理機能を有するマイクロ命令であ
るかのように記憶される。したがって、複雑な処理機能
を有するマイクロ命令がプログラマブル命令記憶部に格
納されてファームウェア化されたのに相当する効果が得
られる。

【００１６】一方、プログラマブル命令記憶部に書込ん
だ特定の処理ルーチンに対応する一連のマイクロ命令群
と、オペランドテーブルに書込んだオペランドを読出
し、更に所定の処理ルーチンを実行する処理では、マイ
クロコンピュータが所定のマクロ命令を実行して、当該
処理ルーチンを起動する。即ち、マイクロコンピュータ
が、所定のマクロ命令を実行すると、アドレス制御部の
アドレスレジスタにプログラマブル命令記憶部から読出
す一連のマイクロ命令の先頭アドレスが書込まれる。ア
ドレスレジスタに先頭アドレスがセットされると、アド
レス制御部が、プログラマブル命令記憶部に記憶されて
いる一連のマイクロ命令群を順次に読出す。これによ
り、当該特定の処理ルーチンが実行される。特定の処理
ルーチンを実行するために一連のマイクロ命令が順次に
読出される時、読出されたマイクロ命令の内、オペラン
ドを必要とするマイクロ命令に対しては、オペランド制
御部がアドレスレジスタのアドレスデータを参照し、オ
ペランドテーブルよりマイクロ命令の実行に必要なオペ
ランドを取出して、マイクロコンピュータの内部バスヘ
出力する。この特定の処理ルーチンの実行は、プログラ
マブル命令記憶部から順次にマイクロ命令が読出され、
命令の実行サイクルの終了を示すマイクロ命令が実行さ
れることにより終了する。

【００１７】この様に、マイクロコンピュータ内のマイ
クロ命令発生部から発生するマイクロ命令群の一部をプ
ログラマブル命令記憶部に記憶できるようにすることに
より、マクロ命令で構成した処理プログラマブルの内の
使用頻度の高い処理ルーチン等をファームウェア化する
ことができる。

【００１８】これにより、使用頻度の高い処理ルーチン
を実行する際には、この処理ルーチンを起動する所謂サ
ブルーチンコール等の先頭のマクロ命令のフェッチ、デ
コード及び命令実行を行うだけで、一連のマイクロ命令
が実行されるので、従来のように、サブルーチン等を構
成する全てのマクロ命令に対してフェッチサイクルとデ
コードサイクルが省略され、命令実行サイクルだけで処
理を行うこととなることから、プログラム処理の大幅な
高速化を実現する。

【００１９】又、マイクロコンピュータに通常と同様の
実行を行わせるだけで、プログラマブル命令記憶部に所
望のマイクロ命令が格納されるので、極めて操作が容易
であり、且つ変更も容易であり、従来のように読出し専
用メモリ（ＲＯＭ）にマイクロ命令を書込むことでファ
ームウェア化するような繁雑な操作が不要となる。

【００２０】

【実施例】以下、本発明の一実施例を図面と共に説明す
る。まず、この実施例のマイクロコンピュータの要部構
成を図１に基いて説明すると、ユーザ等が作成した処理
プログラムを構成する一連のマクロ命令群を格納するラ
ンダムアクセスメモリ（ＲＡＭ）等から成るプログラム
記憶部１と、プログラムステップ順にプログラム記憶部
１内のマクロ命令を読み出すフェッチ部２と、フェッチ
部２から転送されてくるマクロ命令をデコードするデコ
ーダ部３と、デコーダ部３から出力されたデコードデー
タの内、オペレーションコードに対応するマイクロ命令
を発生するマクロ命令発生部４と、マイクロ命令に従っ
てマイクロコンピュータ内の各種理回路等を動作させる
為の各種制御信号を出力する内部制御回路５と、後述す
るファームウェア化処理モードの時にマクロ命令発生部
４が発生したマイクロ命令をプログラマブル命令記憶部
７に格納させる書込制御部６と、ファームウェア化処理
モードの時にマクロ命令内のオペランドデータをオペラ
ンドテーブル９に格納させるオペランド制御部８と、プ
ログラマブル命令記憶部７及びオペランドテーブル９に
マイクロ命令及びオペランドデータを格納させるときの
アドレス制御並びにこの格納完了後にプログラマブル命
令記憶部７及びオペランドテーブル９からマイクロ命令
及びオペランドデータを読み出すときのアドレス制御を
行うアドレス制御部１０とを備え、更に、ファームウェ
ア化処理モードと通常のプログラム実行モードとの切換
え制御を行うモード切換回路１１を内蔵している。

【００２１】ここで、マクロ命令発生部４は、四則演
算、論理演算、統計処理のための演算、その他、使用頻
度等に鑑みて汎用性のあるマイクロ命令、等の最大公約
数的なマクロ命令群を予め格納する読出し専用メモリ
（ＲＯＭ）で構成されている。プログラム命令記憶部７
とオペランドテーブル９はランダムアクセスメモリ（Ｒ
ＡＭ）で構成されている。

【００２２】次に、かかる構成を有する実施例の作動を
説明する。

【００２３】まず、上記ファームウェア化処理モードに
おける作動を図２のフローチャート及び動作説明図３に
基いて説明する。尚、プログラム記憶部１には、例え
ば、図３に示すように、サブルーチンコール（Subrouti
ne Call)を意味するマクロ命令（ＭＡ）と、該マクロ命
令（ＭＡ）に対応するサブルーチンプログラム（ＭＳ）
と、リターン（Return) を意味するマクロ命令（Ｍ
Ｂ）、プログラムの開始アドレスを設定するマクロ命令
（ＭＣ）及び、このようなサブルーチンとは関係の無い
独立した処理を行う為のマクロ命令から成る一連の処理
プログラムが格納され、この一連の処理プログラムは、
ユーザが作成して周知の手順によってプログラム記憶部
１に格納されたものとする。

【００２４】まず、ユーザがモード切換えスイッチ（図
示せず）等を操作することによって、モード切換回路１
１に対してファームウェア化処理モードを指定すると、
マイクロコンピュータの中央制御部（図示せず）がファ
ームウェア化処理モードを設定し、図２に示す処理を開
始する。ステップ１００においてフェッチ部２が、プロ
グラムカウンタ（図示せず）内のデータに基いてプログ
ラム記憶部１の先頭アドレスに格納されているマクロ命
令ａを読出し、ステップ１１０においてデコーダ部３が
マクロ命令ａに対応するオペレーションコードｂを出力
し、ステップ１２０においてマイクロ命令発生部４がオ
ペレーションコードｂに対応するマイクロ命令ｃを発生
して内部制御回路５へ供給し、内部制御回路５が、マイ
クロ命令ｃに対応する各種制御信号ｅを出力する。そし
て、この制御信号ｅが、所謂サブルーチンコールのよう
な特定のマクロ命令に対応する制御信号でない場合に
は、中央制御部（図示せず）の判断により、ステップ１
３０からステップ１００へ処理が戻り、この制御信号ｅ
が、所謂サブルーチンコールのような特定のマクロ命令
に対応する制御信号である場合には、ステップ１４０へ
移行する。このようなステップ１００〜１３０の処理を
繰り返すことにより、所謂サブルーチンコールを示すマ
クロ命令が検索される。

【００２５】尚、マイクロ命令発生部４が１マクロ命令
に対応するマイクロ命令の出力すると、次のマイクロ命
令としてＥＯＩ（End of Instruction）コードを内部制
御回路５に出力し、内部制御回路８がＥＯＩコードに従
った処理を実行するのに要する複数の制御信号ｅを出力
することにより、次のフェッチ処理を開始する。即ち、
ＥＯＩコードの発生にしたがって、フェッチないしマイ
クロ命令の発生の処理が繰り返されるようになってい
る。

【００２６】次に、例えば、図３のマクロ命令（ＭＡ）
がステップ１３０で検索されたものとすると、次に、ス
テップ１４０において、マクロ命令（ＭＡ）内のオペラ
ンドをフェッチ部２が読出し、更にデコーダ部３がオペ
ランドをデコードすることにより、マクロ命令（ＭＡ）
の指定アドレス（ＡＤＲ）をデータバス１２に出力し、
更に、アドレス制御部１０が内部制御回路５から供給さ
れたアドレス入力制御信号ｆに従って指定アドレス（Ａ
ＤＲ）をデータバス１２を介して入力し、内部アドレス
レジスタ（図示せず）に格納する。これにより、アドレ
ス制御部１０には、サブルーチン（ＭＳ）の開始アドレ
ス（ＡＤＲ）が格納されることとなる。更に、ステップ
１４０では、アドレス制御部１０がアドレス入力制御信
号ｆを受信するのに同期して割込禁止信号ｇを発生し、
マイクロコンピュータを割込禁止状態に設定する。即
ち、ファームウェア化処理モードは、実際のプログラム
実行とは異なり、所定のマクロ命令に対応するマイクロ
命令をファームウェア化するだけの処理であるので、外
部割込及び内部割込を禁止し、次のステップ１５０から
実際のファームウェア化処理を開始する。

【００２７】ステップ１５０〜１７０では、サブルーチ
ン（ＭＳ）の先頭のマクロ命令について、フェッチ回路
２、デコーダ回路３及びマイクロ命令発生部４が通常の
フェッチ、デコード及びマイクロ命令への変換処理を行
い、マイクロ命令発生部４がマクロ命令中のオペレーシ
ョンコードに対応するマイクロ命令を内部制御回路５及
び書込制御部６へ出力する。尚、ステップ１８０におい
て、マイクロ命令が所謂リターン命令であれば、ステッ
プ１９０において割込解除処理を行った後、ファームウ
ェア化処理を終了する。一方、マイクロ命令が所謂リタ
ーン命令でなければステップ２００へ移行する。

【００２８】ステップ２００では、モード切換回路１１
がファームウェア化処理を指定する信号Ｖを発生し且つ
割込禁止信号ｇが発生していることを条件に、書込制御
部６がマイクロ命令発生部４の出力するマイクロ命令ｈ
をプログラマブル命令記憶部７へ転送すると同時し、ア
ドレス制御部１０に対してアドレスデータ（ＡＤＲ）を
カウントアップさせるための制御信号ｉを出力する。即
ち、書込制御部１０は、ＦＩＦＯ（先入れ先出しメモ
リ）を備えており、マイクロ命令発生部４からのマイク
ロ命令ｈを一度ＦＩＦＯに格納してから再度非同期に読
出して、プログラマブル命令記憶部１１へ転送する。そ
して、プログラマブル命令記憶部１１は、アドレス制御
部１０から出力されるアドレスデータ（ＡＤＲ）で指定
された記憶領域にマイクロ命令を格納する。

【００２９】次に、マクロ命令に続くオペランドが無い
場合には、ステップ２１０を介してステップ１５０へ処
理が戻り、サブルーチン（ＭＳ）中の次のマクロ命令に
ついてステップ１５０〜２００の処理を行う。

【００３０】一方、マクロ命令に続くオペランドが存在
する場合には、ステップ２１０を介してステップ２２０
〜２６０の処理へ移行し、オペランドテーブル８にオペ
ランドデータを格納するための処理が行われる。即ち、
ステップ２００の時点でマクロ命令発生部４から出力さ
れたマイクロ命令に従って内部制御回路５がオペランド
制御のための制御信号ｋをオペランド制御部８へ出力す
ると共に、アドレス制御部１０にオペランドアドレスを
入力する。そして、ステップ２３０においてオペランド
をフェッチし、ステップ２３０においてデコーダ部３が
デコードする。次に、ステップ２５０では、オペランド
制御部が、制御信号Ｖ、割込禁止制御信号ｇが発生して
いることを条件として、デコーダ部３から出力されてい
るオペランドのデコードデータｍを入力てオペランドデ
ータＯとしてオペランドテーブル９へ転送し、更に、ア
ドレス制御部１０から供給されるアドレスデータｌに基
いてオペランドテーブル９の記憶領域を設定するための
アドレスデータｎを出力する。次に、ステップ２６０に
おいて、オペランドテーブル９がアドレスデータｎで指
定される記憶領域にオペランドデータＯを格納する。即
ち、ステップ２３０〜２６０では、オペランド制御部８
は、アドレスデータｌが入力されると、プログラマブル
命令記憶部１１に書込まれたマイクロ命令に対応してオ
ペランドデータＯをオペランドテーブル９に格納するよ
うに、アドレスデータｎを発生する。又、ペランド制御
部８はＦＩＦＯを備えており、デコーダ部３が出力した
オペランドデータｍを一度ＦＩＦＯに格納してから非同
期に読出して、オペランドテーブル９へ転送する。次
に、ステップ２７０では、オペランド制御部８が、オペ
ランドテーブル９に記録領域を指定するためのオペラン
ドアドレスに１を加算することにより、次のオペランド
データを格納すべき記憶領域を設定する。そして、ステ
ップ２１０へ処理が移行し、複数のオペランドが存在す
る場合はステップ２３０〜２７０の処理を繰り返した
後、ステップ１５０へ処理が移行し、次のマクロ命令に
対する処理が繰返される。

【００３１】このような処理を行うことにより、図３に
示すように、プログラマブル命令記憶部７には、サブル
ーチンブログラム（ＭＳ）構成するマクロ命令群のオペ
レーションコードに対応するマイクロ命令群（ＭＩ）が
格納され、一方、オペランドテーブル９には、マイクロ
命令群（ＭＩ）に対応するオペランドデータ群（ＯＤ）
が格納され、夫々格納されたデータは書込制御部６とオ
ペランド制御部８によって制御された所定の記憶領域に
整然と格納される。

【００３２】そして、プログラマブル命令記憶部７に格
納されるマイクロ命令群（ＭＩ）とオペランドテーブル
９に格納されるマイクロ命令群（ＭＩ）は、サブルーチ
ン用処理プログラム（ＭＳ）を指定するためのサブルー
チンコール用マクロ命令（ＭＡ）に対応しているので、
該マクロ命令（ＭＡ）に対応するマイクロ命令がファー
ムウェア化されることとなる。

【００３３】次に、マイクロコンピュータが、プログラ
マブル記憶部７にファームウェア化されたマイクロ命令
とオペランドテーブル１３にファームウェア化されたオ
ペランドデータとを適用して、処理プログラムを実行す
るときの動作を説明する。

【００３４】まず、モード切換え回路１１に対して通常
のプログラム処理モードを設定させる。そして、ファー
ムウェアを起動するためのマクロ命令（ＭＣ）をマイク
ロコンピュータに実行させる。このマクロ命令（ＭＣ）
は、プログラマブル命令記憶部７の先頭アドレスを指定
するためのアドレスデータ（ＡＤＲ）を、アドレス制御
部１０に格納させるための命令である。即ち、フェッチ
部２が、マクロ命令（ＭＣ）をフェッチして、デコーダ
部３がデコードを行い、マイクロ命令発生部４がマクロ
命令（ＭＣ）に対応するマイクロ命令を出力する。内部
制御回路８は、このマイクロ命令に従ってマイクロ命令
を実行するのに要する複数の制御信号ｅを出力する。制
御信号ｅによりデコーダ部３がマクロ命令（ＭＣ）のオ
ペレーションコードに続くオペランドをデコードし、内
部バス１２に、該オペランドデータを出力する。一方、
アドレス制御部１０は、内部制御回路５からの制御信号
ｆに従って内部バス１２のオペランドデータを入力す
る。したがって、マクロ命令（ＭＣ）で指定されたオペ
ランド制御部７の先頭アドレスが設定される。

【００３５】更に、アドレス制御部１０は、マイクロコ
ンピュータが通常モードの時でも、このアドレスデータ
ｊを出力している間は、割込禁止制御信号ｇを出力す
る。これにより、アドレス制御部１０は１マシンサイク
ル毎にアドレスデータｊを１加算するように動作し、ま
た、マイクロコンピュータに割込が発生しても割込処理
を禁止する。この時には、内部制御回路５からの制御信
号ｆにより、マイクロ命令発生部４の起動が停止され
る。

【００３６】プログラマブル命令記憶部７は、アドレス
制御部１０からのアドレスデータｊで指定される記憶領
域のマイクロ命令を順次に読み出し、読み出したマイク
ロ命令Ｑを内部制御回路５に送出する。内部制御回路５
は、このマイクロ命令Ｑを実行するのに要する複数の制
御信号ｅを出力して、マイクロコンピュータ内の各種論
理回路等の動作を制御する。又、マイクロ命令Ｑの内、
オペランドを要するマイクロ命令が内部制御回路５に入
力された場合には、内部制御回路５は、各種論理回路等
を制御する複数の制御信号ｅを出力すると共に、オペラ
ンド制御部９にカウント制御信号ｋを出力する。そし
て、オペランド制御部９は、アドレス制御部１０からア
ドレスデータｌが入力されると、該アドレスデータｌを
基準とする所定のアドレスデータｎをオペランドテーブ
ル１３に供給する。即ち、アドレスデータｎは、マイク
ロ命令Ｑに対応するオペランドデータが格納されている
記憶領域を指定するようになっている。このとき、オペ
ランド制御部８は、内部制御回路５からのカウント制御
信号ｋが入力されると、アドレスデータｌで指定される
オペランドデータＯを出力する。そして、アドレス制御
部１０はアドレスデータｌに１加算したアドレスを次の
アドレスデータｌとして出力し、再び、内部制御回路５
からカウント制御信号ｋが送出されると、オペランド制
御部９はアドレスデータｌで指定される次のオペランド
データＯを読み出す。

【００３７】尚、内部制御回路５は、順次に入力される
一連のマイクロ命令Ｃから、ＥＯＩコードを出力するマ
イクロ命令を入力したとき、マイクロコンピュータが通
常モードであり、且つ、割込禁止制御信号ｇがアクティ
ブな場合を条件として、当該ＥＯＩコードを無効にし、
このＥＯＩコードを出力するマイクロ命令の次のマイク
ロ命令を実行する。この様にして、内部に記憶されたフ
ァームウェアが起動され、順次にマイクロ命令が発生さ
れて、命令の実行が行われる。そして、起動されたファ
ームウェアにおいて、プログラマブル命令記憶部７が、
処理ルーチンの終了処理を行うマクロ命令（ＭＢ）を実
行するための一連のマイクロ命令を出力すると、内部制
御回路５はアドレス制御部１０にリセット値を書込むた
めの一連の制御信号ｅと制御信号ｆとカウント制御信号
ｋを出力する。

【００３８】ＥＯＩコードを出力するマイクロ命令が実
行されると、アドレス制御部１０は、アドレスレジスタ
にリセット値を書込み、割込禁止制御信号ｇとアドレス
データｊとアドレスデータｌの出力を停止するように動
作するので、内部制御回路５は、マイクロ命令のＥＯＩ
コードをデコードして、マイクロコンピュータがマクロ
命令（ＭＣ）の次のマクロ命令をフェッチし、デコード
する動作を行う状態にするための制御信号ｅを出力す
る。これにより、マイクロコンピュータは、ファムウェ
アの実力を終了し、次のマクロ命令の実行を行うことに
なる。

【００３９】第５図は、処理ルーチンをファームウェア
化した場合におけるマイクロコンピュータの命令実行に
おける動作タイミングを示す。マクロ命令（Ａ）、マク
ロ命令（Ｂ）、及びマクロ命令（Ｃ）が、マイクロコン
ピュータ内に既にファームウェア化されており、このフ
ァームウェアの命令実行の動作タイミングが図示されて
いる。マクロ命令（Ａ）、マクロ命令（Ｂ）、及びマク
ロ命令（Ｃ）の各命令に対しては、それぞれファームウ
ェア実行サイクルのＥ₁ ，Ｅ₂ ，Ｅ₃ が対応する。第５
図において、ファームウェアの処理ルーチンを実行する
ためのマクロ命令の実行が開始されると、まず、当該マ
クロ命令をフェッチするフェッチサイクルＦ₄ が行わ
れ、次に当該マクロ命令をデコートするデコードサイク
ルＤ₄ が行われ、続いて、当該マクロ命令を実行する実
行サイクルＥ₄ が行われる。この実行サイクルＥ₄ は、
前述のように、アドレス制御部１０にアドレスレジスタ
にファームウェア処理ルーチンの先頭アドレスをセット
し、ファームウェア処理ルーチンを起動する処理の実行
サイクルである。この実行サイクルＥ₄ が行われると、
ファームウェア処理ルーチンが起動されて、ファームウ
ェア実行サイクルに入り、続いて、マクロ命令（Ａ）、
マクロ命令（Ｂ）、マクロ命令（Ｃ）の各命令にそれぞ
れ対応する実行サイクルＥ₁ 、実行サイクルＥ₂ 、実行
サイクルＥ₃ が実行される。

【００４０】この様にして、ファームウェアの処理ルー
チンが実行されるため、このファームウェア処理ルーチ
ンの実行に要する時間は、図５に示した従来例の場合と
比較すると、３マシンサイクルのフェッチサイクル
Ｆ₄ 、３マシンサイクルのデコードサイクルＤ₄ 、３マ
シンサイクルの実行サイクルＥ₄ からなる合計９マシン
サイクルのマクロ命令実行サイクルと、２マシンサイク
ルの実行サイクルＥ₁ ，４マシンサイクルの実行サイク
ルＥ₂ 、５マシンサイクルの実行サイクルＥ₃ からなる
合計１１マシンサイクルのファームウェア実行サイクル
とを要するだけなので、合計２０マシンサイクルとな
り、従来例の処理時間よりも５マシンサイクルの実行時
間を短縮することができる。

【００４１】この様に、処理ルーチンをファームウェア
化して処理する場合には、処理ルーチンを構成する各マ
クロ命令実行サイクルにおけるフェッチサイクルとデコ
ードサイクルを必要とせずに、命令処理の実行が行える
ので、処理ルーチンの実行時間を短縮することができ
る。このファームウェア化して処理する場合に短縮でき
る実行時間は、ファームウェア化したマクロ命令数が多
いほど大きくなる。

【００４２】尚、プログラマブル命令記憶部に書込むべ
きマクロ命令で構成した処理プログラムをマイクロコン
ピュータの外部より入力して、プログラマブル命令記憶
部に書込むためには、通常の場合、処理プログラムをマ
イクロ命令で構成しなければならない。このため、マク
ロ命令からマクロ命令へ変換する専用サポートツールが
必要となるが、本実施例のマイクロコンピュータによれ
ば、プログラマブル命令記憶部に書込む処理プログラム
はマクロ命令で構成し、そのまま、マイクロコンピュー
タの外部より入力することにより行える。即ち、本実施
例のマイクロコンピュータにおいて、マクロ命令で構成
した処理プログラムのマクロ命令への変換は、マイクロ
コンピュータ内部のマイクロ命令発生部を使用して行
い、内蔵のプログラマブル命令記憶部に書込む構成とな
っているため、専用サポートツールは不用となってい
る。

【００４３】本実施例のマイクロコンピュータにおい
て、マクロ命令により構成する処理プログラムの内、使
用頻度の高いルーチンをマイクロ命令で再構成すること
なく、プログラマブル命令記憶部に格納して、ファーム
ウェア化することができ、使用頻度の高いルーチンを構
成するマクロ命令をフェッチし、デコードするためのマ
シンサイクルを削減できるのでマクロ命令で構成した処
理プログラムの実行時間を短縮できる効果がある。

【００４４】

【発明の効果】本発明によれば、マイクロコンピュータ
のマクロ命令により構成する処理プログラムにおいて、
使用頻度の高い処理ルーチンをファームウェア化するこ
とができるので、命令実行におけるフェッチサイクルお
よびデコードサイクルの一部を削減することができ、処
理プログラムの実行処理時間の短縮を図ることができる
という効果がある。また、ファームウェア化された処理
ルーチンを用いる処理プログラムでは、プログラムサイ
ズが小さくなり、メモリ容量が削減できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例にかかるマイクロコンピュー
タの要部の構成を示すブロック図である。

【図２】実施例の作用を説明するためのフローチャート
である。

【図３】実施例の作用を更に説明するための説明図であ
る。

【図４】実施例の効果を説明するための説明図である。

【図５】従来のマイクロコンピュータの命令実行におけ
る動作タイミングを示した説明図である。

【符号の説明】

１…プログラム記憶部、２…フェッチ部、３…デコード
部、４…マクロ命令発生部、５…内部制御回路、６…書
込制御部、７…プログラアマブル命令記憶部、８…オペ
ランド制御部、９…オペランドテーブル、１０…アドレ
ス制御部、１１モード切換部、１２…内部バス。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マクロ命令をフェッチするフェッチ部
   と、 該フェッチされたマクロ命令をデコードするデコーダ部
   と、 マクロ命令に対応するマイクロ命令を予め保持して該デ
   コーダ部からのデコード出力に対応するマイクロ命令を
   発生するマイクロ命令発生部と、 該マイクロ命令発生部から出力されたマイクロ命令を記
   憶するプログラマブル命令記憶部と、 該マイクロ命令発生部から出力されたマイクロ命令を、
   アドレス制御を行いつつ該プログラマブル命令記憶部に
   記憶させる書込制御部と、 マクロ命令が該プログラマブル命令記憶部に記憶された
   マイクロ命令に対応すると、その対応するマイクロ命令
   を該プログラマブル命令記憶部から読出すためのアドレ
   ス制御を行うアドレス制御部とを具備し、 通常のプログラム処理が行われないときに、処理プログ
   ラムの内から、使用頻度の高い一連の処理プログラムを
   構成するマクロ命令群を、プログラムステップ順にフェ
   ッチ部でフェッチし且つデコーダ部でデコードして、マ
   イクロ命令発生部が夫々のマイクロ命令を発生し、更
   に、書込制御部が夫々のマイクロ命令を該プログラムス
   テップに対応させてプログラマブル命令記憶部に書込む
   ファームウェア化処理を行い、 通常のプログラム処理を行うときは、上記使用頻度の高
   い一連の処理ルーチンが所定のマクロ命令で指定される
   と、アドレス制御部がその一連の処理ルーチンに対応す
   るマイクロ命令群を順次にプログラマブル命令記憶部か
   ら読出して、内部論理回路等を動作させることを特徴と
   するマイクロコンピュータ。
2. 【請求項２】 マイクロ命令及びそれに続くオペランド
   をフェッチするフェッチ部と、 該フェッチされたマクロ命令及びそれに続くオペランド
   をデコードするデコーダ部と、 マクロ命令に対応するマイクロ命令を予め保持して該デ
   コーダ部からのデコード出力に対応するマイクロ命令を
   発生するマイクロ命令発生部と、 該マイクロ命令発生部から出力されたマイクロ命令を記
   憶するプログラマブル命令記憶部と、 該マイクロ命令発生部から出力されたマイクロ命令を、
   アドレス制御を行いつつ該プログラマブル命令記憶部に
   記憶させる書込制御部と、 マクロ命令が該プログラマブル命令記憶部に記憶された
   マイクロ命令に対応すると、その対応するマイクロ命令
   を該プログラマブル命令記憶部から読出すためのアドレ
   ス制御を行うアドレス制御部と、 該デコード部から出力されたオペランドデータを記憶す
   るオペランドテーブルと、 該デコード部から出力されたオペランドデータを、アド
   レス制御を行いつつ該オペランドテーブルに記憶させる
   と共に、上記アドレス制御部がマイクロ命令を該プログ
   ラマブル命令記憶部から読出すときに、マイクロ命令に
   対応したオペランドデータをオペランドテーブルから読
   み出すオペランド制御部とを具備し、 通常のプログラム処理が行われないときに、処理プログ
   ラムの内から、使用頻度の高い一連の処理プログラムを
   構成するマクロ命令群を、プログラムステップ順にフェ
   ッチ部でフェッチし且つデコーダ部でデコードして、マ
   イクロ命令発生部が夫々のマイクロ命令及びオペランド
   データを発生し、更に、書込制御部が夫々のマイクロ命
   令を該プログラムステップに対応させてプログラマブル
   命令記憶部に書込むと共に、オペランド制御部がオペラ
   ンドデータをオペランドテーブルに書込むことによって
   ファームウェア化処理を行い、 通常のプログラム処理を行うときは、上記使用頻度の高
   い一連の処理ルーチンが所定のマクロ命令で指定される
   と、アドレス制御部がその一連の処理ルーチンに対応す
   るマイクロ命令群及びオペランドデータ群を順次にプロ
   グラマブル命令記憶部及びオペランドテーブルから読出
   して、内部論理回路等を動作させることを特徴とするマ
   イクロコンピュータ。