JPH05143447A - デイジタルプロセツサ及びその制御方法 - Google Patents
デイジタルプロセツサ及びその制御方法Info
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- JPH05143447A JPH05143447A JP3328214A JP32821491A JPH05143447A JP H05143447 A JPH05143447 A JP H05143447A JP 3328214 A JP3328214 A JP 3328214A JP 32821491 A JP32821491 A JP 32821491A JP H05143447 A JPH05143447 A JP H05143447A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Abstract
(57)【要約】
【目的】 複数同時のメモリアクセスを可能とするディ
ジタルプロセッサとその制御方法を提供する。 【構成】 プロセッサ中のメモリの各アドレスポート
に、アドレス生成の制御機能を持つアドレス生成回路を
搭載する。 【効果】 複数のアドレス生成回路を同時に動作させる
ことにより、複数のメモリアクセスを可能とし、効率の
良い処理を実現するディジタルプロセッサおよびその制
御方法が得られる。
ジタルプロセッサとその制御方法を提供する。 【構成】 プロセッサ中のメモリの各アドレスポート
に、アドレス生成の制御機能を持つアドレス生成回路を
搭載する。 【効果】 複数のアドレス生成回路を同時に動作させる
ことにより、複数のメモリアクセスを可能とし、効率の
良い処理を実現するディジタルプロセッサおよびその制
御方法が得られる。
Description
【０００１】
【産業上の利用分野】本発明はディジタルプロセッサお
よびその制御方法に関し、特にディジタル信号処理プロ
セッサや高い処理性能のプロセッサに関する。
よびその制御方法に関し、特にディジタル信号処理プロ
セッサや高い処理性能のプロセッサに関する。
【０００２】
【従来の技術】アドレス生成は加算を基本としており、
従来のディジタルプロセッサでは、メモリのアドレス生
成とデータの演算を算術論理演算器（Ａｒｉｔｈｍｅｔ
ｉｃ−Ｌｏｇｉｃ Ｕｎｉｔ：ＡＬＵ）を兼用して行っ
ていた。このため処理性能の向上の障害となっていた。
特に信号処理で必須である積和演算など繰り返しの多い
処理を実行するディジタル信号処理プロセッサ（Ｄｅｇ
ｉｔａｌ ＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ：ＤＳＰ）
においては、アドレス生成をデータの演算と独立して効
率良く実行することが重要である。最近では図５に示す
ようなアドレス生成回路を搭載したＤＳＰが発表されて
いる（例えば１９８７年２月、アイ・トリプル・イー
（ＩＥＥＥ）発行の「１９８７ アイ・トリプル・イー
・インターナショナル・ソリッド・ステイト・サーキッ
ツ・コンファレンス ダイジェスト・オブ・テクニカル
・ペーパーズ（１９８７ ＩＥＥＥ ＩＮＴＥＲＮＡＴ
ＩＯＮＡＬ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ
Ｓ ＣＯＮＦＥＲＥＮＣＥＤＩＧＥＳＴ ＯＦ ＴＥＣ
ＨＮＩＣＡＬ ＰＡＰＥＲＳ）のＰＰ．１５８−１５９
に記載されている）。この回路では、アドレスレジスタ
５０に保持されている現在アドレスに、セレクタ３０で
選択されたディスプレースメントレジスタ１０、２０あ
るいは値＋１のいずれかが、加算器４０で加算されて、
新たなアドレスとして再びアドレスレジスタ５０に格納
される。セレクタ３０の選択信号は、プロセッサ内の制
御回路から動作クロック周期毎に供給される。この様な
アドレス生成回路は、画像処理において重要である。画
像処理では、図６（ａ）に示すように、メモリの個々の
アドレスに１個づつ画素を格納し、これに対して矩形領
域状にアクセスすることが頻繁に行われる。この図の例
では、横の画素数Ｍを１６、縦の画素数Ｎを２０とし、
その中の矩形領域（横ｍ画素＝３、縦ｎ画素＝４）をア
クセスする場合を示している。このアクセスのためのア
ドレスを図５のアドレス生成回路によって行う。図６
（ａ）ので示すアドレスの変化は、アドレスレジスタ
５０に格納されている現在アドレスに１を足せば良く、
これはセレクタ３０で＋１を選択することで行う。で
示すアドレスの変化は、現在アドレスにＭ−（ｍ−１）
＝１４を加算すれば良く、予めディスプレースメントレ
ジスタ１０にこの１４を格納しておき、セレクタ３０で
これを選択することで行う。で示すアドレスの変化
は、現在アドレスから（ｎ−１）Ｍ＋（ｍ−１）＝５０
を引けば良く、予めディスプレースメントレジスタ２０
にこの５０の符合を反転した−５０を格納しておき、セ
レクタ３０でこれを選択することで行う。このアドレス
生成のフローチャートは図６（ｂ）で示され、３重のル
ープ処理になっている。このループ処理は、各ループの
回数、終了判定等をプログラムとして記述される。これ
を制御回路が１ステップづつ解読し、セレクタ３０への
選択信号を生成して実行される。
従来のディジタルプロセッサでは、メモリのアドレス生
成とデータの演算を算術論理演算器（Ａｒｉｔｈｍｅｔ
ｉｃ−Ｌｏｇｉｃ Ｕｎｉｔ：ＡＬＵ）を兼用して行っ
ていた。このため処理性能の向上の障害となっていた。
特に信号処理で必須である積和演算など繰り返しの多い
処理を実行するディジタル信号処理プロセッサ（Ｄｅｇ
ｉｔａｌ ＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ：ＤＳＰ）
においては、アドレス生成をデータの演算と独立して効
率良く実行することが重要である。最近では図５に示す
ようなアドレス生成回路を搭載したＤＳＰが発表されて
いる（例えば１９８７年２月、アイ・トリプル・イー
（ＩＥＥＥ）発行の「１９８７ アイ・トリプル・イー
・インターナショナル・ソリッド・ステイト・サーキッ
ツ・コンファレンス ダイジェスト・オブ・テクニカル
・ペーパーズ（１９８７ ＩＥＥＥ ＩＮＴＥＲＮＡＴ
ＩＯＮＡＬ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ
Ｓ ＣＯＮＦＥＲＥＮＣＥＤＩＧＥＳＴ ＯＦ ＴＥＣ
ＨＮＩＣＡＬ ＰＡＰＥＲＳ）のＰＰ．１５８−１５９
に記載されている）。この回路では、アドレスレジスタ
５０に保持されている現在アドレスに、セレクタ３０で
選択されたディスプレースメントレジスタ１０、２０あ
るいは値＋１のいずれかが、加算器４０で加算されて、
新たなアドレスとして再びアドレスレジスタ５０に格納
される。セレクタ３０の選択信号は、プロセッサ内の制
御回路から動作クロック周期毎に供給される。この様な
アドレス生成回路は、画像処理において重要である。画
像処理では、図６（ａ）に示すように、メモリの個々の
アドレスに１個づつ画素を格納し、これに対して矩形領
域状にアクセスすることが頻繁に行われる。この図の例
では、横の画素数Ｍを１６、縦の画素数Ｎを２０とし、
その中の矩形領域（横ｍ画素＝３、縦ｎ画素＝４）をア
クセスする場合を示している。このアクセスのためのア
ドレスを図５のアドレス生成回路によって行う。図６
（ａ）ので示すアドレスの変化は、アドレスレジスタ
５０に格納されている現在アドレスに１を足せば良く、
これはセレクタ３０で＋１を選択することで行う。で
示すアドレスの変化は、現在アドレスにＭ−（ｍ−１）
＝１４を加算すれば良く、予めディスプレースメントレ
ジスタ１０にこの１４を格納しておき、セレクタ３０で
これを選択することで行う。で示すアドレスの変化
は、現在アドレスから（ｎ−１）Ｍ＋（ｍ−１）＝５０
を引けば良く、予めディスプレースメントレジスタ２０
にこの５０の符合を反転した−５０を格納しておき、セ
レクタ３０でこれを選択することで行う。このアドレス
生成のフローチャートは図６（ｂ）で示され、３重のル
ープ処理になっている。このループ処理は、各ループの
回数、終了判定等をプログラムとして記述される。これ
を制御回路が１ステップづつ解読し、セレクタ３０への
選択信号を生成して実行される。
【０００３】
【発明が解決しようとする課題】以上に述べた従来のデ
ィジタルプロセッサおよびその制御方法では、同時にア
クセスすべきメモリが多くなると、上記の選択信号も同
時に多数供給されなければならない。プロセッサの処理
能力向上のために、多数のメモリへの同時アクセスが要
求されることは、十分考えられることである。ところ
が、多くのプロセッサの制御回路は、いわゆる水平型マ
イクロ命令を動作クロック周期毎に読出し、これをデコ
ードして選択信号を含めた各種の制御信号を作ってプロ
セッサの各部に供給している。従って、選択信号を同時
に多数供給するためには、１つのマイクロ命令の長さを
長くする必要がある。これはマイクロ命令を格納するマ
イクロプログラムメモリの容量を大きくすることを必要
とし、読出し速度の低下やコスト増大を招くことにな
る。
ィジタルプロセッサおよびその制御方法では、同時にア
クセスすべきメモリが多くなると、上記の選択信号も同
時に多数供給されなければならない。プロセッサの処理
能力向上のために、多数のメモリへの同時アクセスが要
求されることは、十分考えられることである。ところ
が、多くのプロセッサの制御回路は、いわゆる水平型マ
イクロ命令を動作クロック周期毎に読出し、これをデコ
ードして選択信号を含めた各種の制御信号を作ってプロ
セッサの各部に供給している。従って、選択信号を同時
に多数供給するためには、１つのマイクロ命令の長さを
長くする必要がある。これはマイクロ命令を格納するマ
イクロプログラムメモリの容量を大きくすることを必要
とし、読出し速度の低下やコスト増大を招くことにな
る。
【０００４】また、動作クロック周期を高めるために、
演算回路を含むプロセッサの各種回路にパイプライン動
作を行わせることが必要となる場合がある。この場合、
演算器のパイプライン段数のために、演算器にデータを
供給するメモリのアドレス生成のループ処理と、演算器
の結果を格納するメモリのアドレス生成のループ処理が
時間差を持って実行されなければならない。しかし、こ
のようなずれを持った２つの（場合によってはそれ以上
の）ループ処理は、１つのクロック周期に１つのマイク
ロ命令を読出し、これを解釈しながら処理を行うという
制御方法では不可能である。
演算回路を含むプロセッサの各種回路にパイプライン動
作を行わせることが必要となる場合がある。この場合、
演算器のパイプライン段数のために、演算器にデータを
供給するメモリのアドレス生成のループ処理と、演算器
の結果を格納するメモリのアドレス生成のループ処理が
時間差を持って実行されなければならない。しかし、こ
のようなずれを持った２つの（場合によってはそれ以上
の）ループ処理は、１つのクロック周期に１つのマイク
ロ命令を読出し、これを解釈しながら処理を行うという
制御方法では不可能である。
【０００５】本発明は、処理能力を向上させるために、
多数のメモリへの同時アクセスを効率良く実行するディ
ジタルプロセッサとその制御方法を提供することを目的
とする。
多数のメモリへの同時アクセスを効率良く実行するディ
ジタルプロセッサとその制御方法を提供することを目的
とする。
【０００６】
【課題を解決するための手段】上述の課題を解決するた
めに本発明では以下の手段を提供する。 （１）メモリ１〜メモリｍのｍ個のメモリで構成される
メモリ群と、演算器１〜演算器ｎのｎ個の演算器で構成
される演算器群と、前記メモリ群の出力を調停して前記
演算器群に供給する第１の調停回路と、前記演算器群の
出力を調停して前記メモリ群に供給する第２の調停回路
と、クロック信号供給回路と、前記クロック信号に同期
して前記演算器群と前記メモリ群と前記第１の調停回路
と前記第２の調停回路に制御信号を供給する制御回路と
を搭載し、前記メモリｉ（ｉ＝１〜ｍ）が、ｐi 個のア
ドレスポートｉｊ（ｊ＝１〜ｐi ）を持つディジタルプ
ロセッサにおいて、前記各アドレスポートｉｊにアドレ
ス生成回路ｉｊを搭載し、前記各アドレス生成回路ｉｊ
が、予め前記制御回路から設定され、再度設定されるま
で有効となるアドレス生成規則に従って、前記クロック
信号に同期して、前記制御回路から独立して、逐次前記
メモリｉのアドレスを生成することを特徴とするディジ
タルプロセッサ。
めに本発明では以下の手段を提供する。 （１）メモリ１〜メモリｍのｍ個のメモリで構成される
メモリ群と、演算器１〜演算器ｎのｎ個の演算器で構成
される演算器群と、前記メモリ群の出力を調停して前記
演算器群に供給する第１の調停回路と、前記演算器群の
出力を調停して前記メモリ群に供給する第２の調停回路
と、クロック信号供給回路と、前記クロック信号に同期
して前記演算器群と前記メモリ群と前記第１の調停回路
と前記第２の調停回路に制御信号を供給する制御回路と
を搭載し、前記メモリｉ（ｉ＝１〜ｍ）が、ｐi 個のア
ドレスポートｉｊ（ｊ＝１〜ｐi ）を持つディジタルプ
ロセッサにおいて、前記各アドレスポートｉｊにアドレ
ス生成回路ｉｊを搭載し、前記各アドレス生成回路ｉｊ
が、予め前記制御回路から設定され、再度設定されるま
で有効となるアドレス生成規則に従って、前記クロック
信号に同期して、前記制御回路から独立して、逐次前記
メモリｉのアドレスを生成することを特徴とするディジ
タルプロセッサ。
【０００７】（２）メモリ１〜メモリｍのｍ個のメモリ
で構成されるメモリ群と、演算器１〜演算器ｎのｎ個の
演算器で構成される演算器群と、前記メモリ群の出力を
調停して前記演算器群に供給する第１の調停回路と、前
記演算器群の出力を調停して前記メモリ群に供給する第
２の調停回路と、クロック信号供給回路と、前記クロッ
ク信号に同期して前記演算器群と前記メモリ群と前記第
１の調停回路と前記第２の調停回路に制御信号を供給す
る制御回路とを搭載し、前記メモリｉ（ｉ＝１〜ｍ）
が、ｐi 個のアドレスポートｉｊ（ｊ＝１〜ｐi ）を持
ち、前記各アドレスポートｉｊにアドレス生成回路ｉｊ
を搭載し、前記各アドレス生成回路ｉｊが、予め前記制
御回路から設定され、再度設定されるまで有効となるア
ドレス生成規則に従って、前記クロック信号に同期し
て、前記制御回路から独立して、逐次前記メモリｉのア
ドレスを生成するディジタルプロセッサにおいて、前記
各アドレス生成回路ｉｊの中から１個以上を選択し、こ
れらに前記制御回路から各アドレス生成規則を設定し、
しかる後、前記制御回路から前記選択されたアドレス生
成回路に同時にあるいは時間差をもってアドレス生成開
始信号を供給することで各アドレス生成を開始し、しか
る後、前記選択された各アドレス生成回路が、前記各ア
ドレス生成規則が示すアドレス生成終了時まで、前記ク
ロック信号に同期して、前記制御回路から独立して、逐
次前記メモリｉの内対応するメモリにアドレスを供給し
続け、前記アドレス生成終了時にアドレス生成終了信号
を出力し、これら各アドレス生成終了信号の中から選択
した１つを、前記制御回路が検出することで、一連の処
理を実行することを特徴とするディジタルプロセッサの
制御方法。
で構成されるメモリ群と、演算器１〜演算器ｎのｎ個の
演算器で構成される演算器群と、前記メモリ群の出力を
調停して前記演算器群に供給する第１の調停回路と、前
記演算器群の出力を調停して前記メモリ群に供給する第
２の調停回路と、クロック信号供給回路と、前記クロッ
ク信号に同期して前記演算器群と前記メモリ群と前記第
１の調停回路と前記第２の調停回路に制御信号を供給す
る制御回路とを搭載し、前記メモリｉ（ｉ＝１〜ｍ）
が、ｐi 個のアドレスポートｉｊ（ｊ＝１〜ｐi ）を持
ち、前記各アドレスポートｉｊにアドレス生成回路ｉｊ
を搭載し、前記各アドレス生成回路ｉｊが、予め前記制
御回路から設定され、再度設定されるまで有効となるア
ドレス生成規則に従って、前記クロック信号に同期し
て、前記制御回路から独立して、逐次前記メモリｉのア
ドレスを生成するディジタルプロセッサにおいて、前記
各アドレス生成回路ｉｊの中から１個以上を選択し、こ
れらに前記制御回路から各アドレス生成規則を設定し、
しかる後、前記制御回路から前記選択されたアドレス生
成回路に同時にあるいは時間差をもってアドレス生成開
始信号を供給することで各アドレス生成を開始し、しか
る後、前記選択された各アドレス生成回路が、前記各ア
ドレス生成規則が示すアドレス生成終了時まで、前記ク
ロック信号に同期して、前記制御回路から独立して、逐
次前記メモリｉの内対応するメモリにアドレスを供給し
続け、前記アドレス生成終了時にアドレス生成終了信号
を出力し、これら各アドレス生成終了信号の中から選択
した１つを、前記制御回路が検出することで、一連の処
理を実行することを特徴とするディジタルプロセッサの
制御方法。
【０００８】（３）メモリ１〜メモリｍのｍ個のメモリ
で構成されるメモリ群と、演算器１〜演算器ｎのｎ個の
演算器で構成される演算器群と、前記メモリ群の出力を
調停して前記演算器群に供給する第１の調停回路と、前
記演算器群の出力を調停して前記メモリ群に供給する第
２の調停回路と、クロック信号供給回路と、前記クロッ
ク信号に同期して前記演算器群と前記メモリ群と前記第
１の調停回路と前記第２の調停回路に制御信号を供給す
る制御回路とを搭載し、前記メモリｉ（ｉ＝１〜ｍ）
が、ｐi 個のアドレスポートｉｊ（ｊ＝１〜ｐi ）を持
つディジタルプロセッサにおいて、各々が、予め前記制
御回路から設定され、再度設定されるまで有効となるア
ドレス生成規則に従って、前記クロック信号に同期し
て、前記制御回路から独立して、逐次アドレスを生成す
るｑ個のアドレス生成回路１〜アドレス生成回路ｑで構
成されるアドレス生成回路群と、予め前記制御回路から
設定され、再度設定されるまで有効となる調停規則に従
って、前記アドレス生成回路群が生成するアドレスを、
前記アドレスポートｉｊの一部または全部に供給するア
ドレス調停回路とを搭載することを特徴とするディジタ
ルプロセッサ。
で構成されるメモリ群と、演算器１〜演算器ｎのｎ個の
演算器で構成される演算器群と、前記メモリ群の出力を
調停して前記演算器群に供給する第１の調停回路と、前
記演算器群の出力を調停して前記メモリ群に供給する第
２の調停回路と、クロック信号供給回路と、前記クロッ
ク信号に同期して前記演算器群と前記メモリ群と前記第
１の調停回路と前記第２の調停回路に制御信号を供給す
る制御回路とを搭載し、前記メモリｉ（ｉ＝１〜ｍ）
が、ｐi 個のアドレスポートｉｊ（ｊ＝１〜ｐi ）を持
つディジタルプロセッサにおいて、各々が、予め前記制
御回路から設定され、再度設定されるまで有効となるア
ドレス生成規則に従って、前記クロック信号に同期し
て、前記制御回路から独立して、逐次アドレスを生成す
るｑ個のアドレス生成回路１〜アドレス生成回路ｑで構
成されるアドレス生成回路群と、予め前記制御回路から
設定され、再度設定されるまで有効となる調停規則に従
って、前記アドレス生成回路群が生成するアドレスを、
前記アドレスポートｉｊの一部または全部に供給するア
ドレス調停回路とを搭載することを特徴とするディジタ
ルプロセッサ。
【０００９】（４）メモリ１〜メモリｍのｍ個のメモリ
で構成されるメモリ群と、演算器１〜演算器ｎのｎ個の
演算器で構成される演算器群と、前記メモリ群の出力を
調停して前記演算器群に供給する第１の調停回路と、前
記演算器群の出力を調停して前記メモリ群に供給する第
２の調停回路と、クロック信号供給回路と、前記クロッ
ク信号に同期して前記演算器群と前記メモリ群と前記第
１の調停回路と前記第２の調停回路に制御信号を供給す
る制御回路とを搭載するとともに、前記メモリｉ（ｉ＝
１〜ｍ）が、ｐi 個のアドレスポートｉｊ（ｊ＝１〜ｐ
i ）を持ち、各々が、予め前記制御回路から設定され、
再度設定されるまで有効となるアドレス生成規則に従っ
て、前記クロック信号に同期して、前記制御回路から独
立して、逐次アドレスを生成するｑ個のアドレス生成回
路１〜アドレス生成回路ｑで構成されるアドレス生成回
路群と、予め前記制御回路から設定されて、再度設定さ
れるまで有効となる調停規則に従って、前記アドレス生
成回路群が生成するアドレスを、前記アドレスポートｉ
ｊの一部または全部に供給するアドレス調停回路とを搭
載するディジタルプロセッサにおいて、前記アドレス調
停回路に前記制御回路から調停規則を設定し、前記各ア
ドレス生成回路ｋ（ｋ＝１〜ｑ）の中から１個以上を選
択し、これらに前記制御回路から各アドレス生成規則を
設定し、しかる後、前記制御回路から前記選択されたア
ドレス生成回路に同時にあるいは時間差をもってアドレ
ス生成開始信号を供給することで各アドレス生成を開始
し、しかる後、前記選択された各アドレス生成回路が、
前記各アドレス生成規則が示すアドレス生成終了時ま
で、前記クロック信号に同期して、前記制御回路から独
立して、逐次前記アドレス調停回路にアドレスを供給し
続け、前記アドレス調停回路が、前記調停規則に従って
前記メモリ群のアドレスポートｉｊの一部または全部
に、前記各アドレスを供給し続け、前記選択された各ア
ドレス生成回路が、前記アドレス生成終了時にアドレス
生成終了信号を出力し、これら各アドレス生成終了信号
の中から選択した１つを、前記制御回路が検出すること
で、一連の処理を実行することを特徴とするディジタル
プロセッサの制御方法。
で構成されるメモリ群と、演算器１〜演算器ｎのｎ個の
演算器で構成される演算器群と、前記メモリ群の出力を
調停して前記演算器群に供給する第１の調停回路と、前
記演算器群の出力を調停して前記メモリ群に供給する第
２の調停回路と、クロック信号供給回路と、前記クロッ
ク信号に同期して前記演算器群と前記メモリ群と前記第
１の調停回路と前記第２の調停回路に制御信号を供給す
る制御回路とを搭載するとともに、前記メモリｉ（ｉ＝
１〜ｍ）が、ｐi 個のアドレスポートｉｊ（ｊ＝１〜ｐ
i ）を持ち、各々が、予め前記制御回路から設定され、
再度設定されるまで有効となるアドレス生成規則に従っ
て、前記クロック信号に同期して、前記制御回路から独
立して、逐次アドレスを生成するｑ個のアドレス生成回
路１〜アドレス生成回路ｑで構成されるアドレス生成回
路群と、予め前記制御回路から設定されて、再度設定さ
れるまで有効となる調停規則に従って、前記アドレス生
成回路群が生成するアドレスを、前記アドレスポートｉ
ｊの一部または全部に供給するアドレス調停回路とを搭
載するディジタルプロセッサにおいて、前記アドレス調
停回路に前記制御回路から調停規則を設定し、前記各ア
ドレス生成回路ｋ（ｋ＝１〜ｑ）の中から１個以上を選
択し、これらに前記制御回路から各アドレス生成規則を
設定し、しかる後、前記制御回路から前記選択されたア
ドレス生成回路に同時にあるいは時間差をもってアドレ
ス生成開始信号を供給することで各アドレス生成を開始
し、しかる後、前記選択された各アドレス生成回路が、
前記各アドレス生成規則が示すアドレス生成終了時ま
で、前記クロック信号に同期して、前記制御回路から独
立して、逐次前記アドレス調停回路にアドレスを供給し
続け、前記アドレス調停回路が、前記調停規則に従って
前記メモリ群のアドレスポートｉｊの一部または全部
に、前記各アドレスを供給し続け、前記選択された各ア
ドレス生成回路が、前記アドレス生成終了時にアドレス
生成終了信号を出力し、これら各アドレス生成終了信号
の中から選択した１つを、前記制御回路が検出すること
で、一連の処理を実行することを特徴とするディジタル
プロセッサの制御方法。
【００１０】（５）前記（１）のディジタルプロセッサ
において、アドレス生成回路ｉｊが、メモリｉに対する
リードイネーブル信号またはライトイネーブル信号を供
給することを特徴とするディジタルプロセッサ。
において、アドレス生成回路ｉｊが、メモリｉに対する
リードイネーブル信号またはライトイネーブル信号を供
給することを特徴とするディジタルプロセッサ。
【００１１】（６）前記（２）のディジタルプロセッサ
制御方法において、アドレス生成回路ｉｊが、メモリｉ
に対するリードイネーブル信号またはライトイネーブル
信号を供給することを特徴とするディジタルプロセッサ
の制御方法。
制御方法において、アドレス生成回路ｉｊが、メモリｉ
に対するリードイネーブル信号またはライトイネーブル
信号を供給することを特徴とするディジタルプロセッサ
の制御方法。
【００１２】（７）前記（３）のディジタルプロセッサ
において、アドレス生成回路１〜アドレス生成回路ｑ
が、リードイネーブル信号またはライトイネーブル信号
をアドレス調停回路に供給し、前記アドレス調停回路
が、前記リードイネーブル信号またはライトイネーブル
信号を、予め設定されたアドレス調停規則に従って前記
アドレスポートの一部または全部に供給することを特徴
とするディジタルプロセッサ。
において、アドレス生成回路１〜アドレス生成回路ｑ
が、リードイネーブル信号またはライトイネーブル信号
をアドレス調停回路に供給し、前記アドレス調停回路
が、前記リードイネーブル信号またはライトイネーブル
信号を、予め設定されたアドレス調停規則に従って前記
アドレスポートの一部または全部に供給することを特徴
とするディジタルプロセッサ。
【００１３】（８）前記（４）のディジタルプロセッサ
の制御方法において、アドレス生成回路１〜アドレス生
成回路ｑが、リードイネーブル信号またはライトイネー
ブル信号をアドレス調停回路に供給し、前記アドレス調
停回路が、前記リードイネーブル信号またはライトイネ
ーブル信号を、予め設定されたアドレス調停規則に従っ
て前記アドレスポートの一部または全部に供給すること
を特徴とするディジタルプロセッサの制御方法。
の制御方法において、アドレス生成回路１〜アドレス生
成回路ｑが、リードイネーブル信号またはライトイネー
ブル信号をアドレス調停回路に供給し、前記アドレス調
停回路が、前記リードイネーブル信号またはライトイネ
ーブル信号を、予め設定されたアドレス調停規則に従っ
て前記アドレスポートの一部または全部に供給すること
を特徴とするディジタルプロセッサの制御方法。
【００１４】（９）前記（１）のディジタルプロセッサ
の制御方法において、演算回路ｉ（ｉ＝１〜ｎ）の全て
又は一部が、１段以上のパイプライン段数を持って動作
することを特徴とするディジタルプロセッサ。
の制御方法において、演算回路ｉ（ｉ＝１〜ｎ）の全て
又は一部が、１段以上のパイプライン段数を持って動作
することを特徴とするディジタルプロセッサ。
【００１５】（１０）前記（２）のディジタルプロセッ
サの制御方法において、演算回路ｉ（ｉ＝１〜ｎ）の全
て又は一部が、１段以上のパイプライン段数を持って動
作することを特徴とするディジタルプロセッサの制御方
法。
サの制御方法において、演算回路ｉ（ｉ＝１〜ｎ）の全
て又は一部が、１段以上のパイプライン段数を持って動
作することを特徴とするディジタルプロセッサの制御方
法。
【００１６】（１１）前記（３）のディジタルプロセッ
サにおいて、演算回路ｉ（ｉ＝１〜ｎ）の全て又は一部
が、１段以上のパイプライン段数を持って動作すること
を特徴とするディジタルプロセッサ。
サにおいて、演算回路ｉ（ｉ＝１〜ｎ）の全て又は一部
が、１段以上のパイプライン段数を持って動作すること
を特徴とするディジタルプロセッサ。
【００１７】（１２）前記（４）のディジタルプロセッ
サの制御方法において、演算回路ｉ（ｉ＝１〜ｎ）の全
て又は一部が、１段以上のパイプライン段数を持って動
作することを特徴とするディジタルプロセッサの制御方
法。
サの制御方法において、演算回路ｉ（ｉ＝１〜ｎ）の全
て又は一部が、１段以上のパイプライン段数を持って動
作することを特徴とするディジタルプロセッサの制御方
法。
【００１８】
【作用】全てのメモリの全てのアドレスポートに、その
アドレスを制御回路から独立して生成するアドレス生成
回路を搭載することにより、多数のメモリへの同時アク
セスを可能とする。各アドレス生成回路は、アクセスを
開始するアドレス、「従来の技術」の項で述べたような
ループの回数などのアドレス生成規則を予め制御回路か
ら供給される。また各アドレス生成回路は、制御回路か
らアドレス生成開始信号を供給されることで、アドレス
生成を開始する。このアドレス生成開始信号を、多数の
アドレス生成回路に同時に供給することにより、多数の
メモリへの同時アクセスが実行できる。アドレス生成実
行中は、各アドレス生成回路は、従来プログラムとして
記述され、制御回路が解読、実行していたループのカウ
ント、ループの終了判定等を実行する。
アドレスを制御回路から独立して生成するアドレス生成
回路を搭載することにより、多数のメモリへの同時アク
セスを可能とする。各アドレス生成回路は、アクセスを
開始するアドレス、「従来の技術」の項で述べたような
ループの回数などのアドレス生成規則を予め制御回路か
ら供給される。また各アドレス生成回路は、制御回路か
らアドレス生成開始信号を供給されることで、アドレス
生成を開始する。このアドレス生成開始信号を、多数の
アドレス生成回路に同時に供給することにより、多数の
メモリへの同時アクセスが実行できる。アドレス生成実
行中は、各アドレス生成回路は、従来プログラムとして
記述され、制御回路が解読、実行していたループのカウ
ント、ループの終了判定等を実行する。
【００１９】また、演算回路がパイプライン動作を行う
場合には、演算器のパイプライン段数のために、演算器
にデータを供給するメモリのアドレス生成のループ処理
と、演算器の結果を格納するメモリのアドレス生成のル
ープ処理が時間差を持って実行されなければならない。
このようなメモリアクセスも、データ供給メモリのアド
レス生成回路にアドレス生成開始信号を供給した後、上
記の時間差だけ遅れて、演算結果格納メモリのアドレス
生成回路にアドレス生成開始信号を供給することで可能
となる。各アドレス生成回路は、制御回路から供給され
たアクセス回数だけアドレス生成を行うと、アドレス生
成終了信号を制御回路に供給する。この間、アドレス生
成回路は制御回路から独立してアドレス生成を行うこと
になる。
場合には、演算器のパイプライン段数のために、演算器
にデータを供給するメモリのアドレス生成のループ処理
と、演算器の結果を格納するメモリのアドレス生成のル
ープ処理が時間差を持って実行されなければならない。
このようなメモリアクセスも、データ供給メモリのアド
レス生成回路にアドレス生成開始信号を供給した後、上
記の時間差だけ遅れて、演算結果格納メモリのアドレス
生成回路にアドレス生成開始信号を供給することで可能
となる。各アドレス生成回路は、制御回路から供給され
たアクセス回数だけアドレス生成を行うと、アドレス生
成終了信号を制御回路に供給する。この間、アドレス生
成回路は制御回路から独立してアドレス生成を行うこと
になる。
【００２０】以上のように、各メモリが、制御回路から
独立してアドレスを生成するアドレス回路を持つこと
で、多数のメモリアクセスが同時に実行できる。
独立してアドレスを生成するアドレス回路を持つこと
で、多数のメモリアクセスが同時に実行できる。
【００２１】また必ずしもアドレス生成回路を全てのア
ドレスポートに搭載する必要は無く、必要最小限のアド
レス生成回路を搭載し、セレクタ等の調停手段を用い
て、アクセスしたいメモリにアドレスを振り分けること
も可能である。
ドレスポートに搭載する必要は無く、必要最小限のアド
レス生成回路を搭載し、セレクタ等の調停手段を用い
て、アクセスしたいメモリにアドレスを振り分けること
も可能である。
【００２２】
【実施例】次に図面を用いて本発明について詳細に説明
する。図１は請求項１に記載した発明の一実施例であ
る。同図で、１１、１２、…、１ｍは、それぞれメモリ
１、メモリ２、…、メモリｍであり、これらが１のメモ
リ群を構成する。メモリ１は、アドレスポート１１〜ア
ドレスポート１ｐ1 のｐ1 個のアドレスポートを持ち、
メモリ２は、アドレスポート２１〜アドレスポート２ｐ
2 のｐ2 個のアドレスポートを持ち、以下同様に、メモ
リｍは、アドレスポートｍ１〜アドレスポートｍｐm の
ｐm 個のアドレスポートを持つ。なお図１では、各アド
レスポートｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｐi ）の符号
は、２ｉｊで示してある。各アドレスポートｉｊには、
アドレス生成回路ｉｊを搭載し、その符号を１ｉｊで示
す。２１、２２、…、２ｎは、それぞれ演算器１、演算
器２、…、演算器ｎであり、これらが２の演算器群を構
成する。３、４はそれぞれ第１、第２の調停手段、５は
制御回路、６はクロック信号供給回路、７はクロック信
号である。
する。図１は請求項１に記載した発明の一実施例であ
る。同図で、１１、１２、…、１ｍは、それぞれメモリ
１、メモリ２、…、メモリｍであり、これらが１のメモ
リ群を構成する。メモリ１は、アドレスポート１１〜ア
ドレスポート１ｐ1 のｐ1 個のアドレスポートを持ち、
メモリ２は、アドレスポート２１〜アドレスポート２ｐ
2 のｐ2 個のアドレスポートを持ち、以下同様に、メモ
リｍは、アドレスポートｍ１〜アドレスポートｍｐm の
ｐm 個のアドレスポートを持つ。なお図１では、各アド
レスポートｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｐi ）の符号
は、２ｉｊで示してある。各アドレスポートｉｊには、
アドレス生成回路ｉｊを搭載し、その符号を１ｉｊで示
す。２１、２２、…、２ｎは、それぞれ演算器１、演算
器２、…、演算器ｎであり、これらが２の演算器群を構
成する。３、４はそれぞれ第１、第２の調停手段、５は
制御回路、６はクロック信号供給回路、７はクロック信
号である。
【００２３】図２は請求項２に記載した発明の一実施例
である。ＡとＢは、アドレス生成を行わせたい１個以上
のアドレス生成回路に、各アドレス生成規則を、個々の
アドレス生成回路に順次設定する操作である。アドレス
生成規則とは、図６（ａ）、（ｂ）に示す３重ループに
よるアクセスを行う場合には、初期アドレス、３個のル
ープ回数、２個のディスプレースメント（この場合、１
個のディスプレースメントは＋１に固定されている）の
パラメータのことである。これらのパラメータは、マイ
クロ命令中に２進数にビットパタンとして記憶され、制
御回路がこれを読出して、各アドレス生成回路に供給す
る方法が考えられる。これは、図１において設定したい
アドレス生成回路ｉｊとすると、制御回路５から信号線
５１と信号線５ｉｊを経由して、パラメータを供給する
ことである。信号線５１、信号線５ｉｊとしては、１６
ビット、３２ビットといったビットラレルな信号線が望
ましい。信号線５１、信号線５ｉｊをセレクタあるいは
バスで接続するならば、そのセレクタあるいはバスの切
り替えを順次行うことで、目的とするアドレス生成回路
にパラメータを供給することができる。この操作を必要
回数、つまりアドレス生成規則を設定したいアドレス生
成回路の個数分だけ繰り返す。
である。ＡとＢは、アドレス生成を行わせたい１個以上
のアドレス生成回路に、各アドレス生成規則を、個々の
アドレス生成回路に順次設定する操作である。アドレス
生成規則とは、図６（ａ）、（ｂ）に示す３重ループに
よるアクセスを行う場合には、初期アドレス、３個のル
ープ回数、２個のディスプレースメント（この場合、１
個のディスプレースメントは＋１に固定されている）の
パラメータのことである。これらのパラメータは、マイ
クロ命令中に２進数にビットパタンとして記憶され、制
御回路がこれを読出して、各アドレス生成回路に供給す
る方法が考えられる。これは、図１において設定したい
アドレス生成回路ｉｊとすると、制御回路５から信号線
５１と信号線５ｉｊを経由して、パラメータを供給する
ことである。信号線５１、信号線５ｉｊとしては、１６
ビット、３２ビットといったビットラレルな信号線が望
ましい。信号線５１、信号線５ｉｊをセレクタあるいは
バスで接続するならば、そのセレクタあるいはバスの切
り替えを順次行うことで、目的とするアドレス生成回路
にパラメータを供給することができる。この操作を必要
回数、つまりアドレス生成規則を設定したいアドレス生
成回路の個数分だけ繰り返す。
【００２４】続いてＣ、Ｄ、Ｅは、アドレス生成規則を
設定したアドレス生成回路アドレス生成開始信号を供給
する操作である。この信号は１ビットで表現できるため
（例えば通常“０”であり、“１”になったらアドレス
生成開始とする）、マイクロ命令中にこの信号を多数記
憶することは容易であり、複数のアドレス生成回路を同
時にアドレス生成開始状態にすることができる。図１で
は、信号線５１、信号線５ｉｊに、この１ビットの信号
線を含めたものとしている。また、パイプライン動作す
る演算器にデータを供給するメモリのアドレス生成と、
演算器の結果を格納するメモリのアドレス生成を実行す
る場合には、先ず前者のアドレス生成回路に開始信号を
供給し、その後パイプライン段数のクロック周期分遅れ
て、後者のアドレス生成回路に開始信号を供給すれば良
い。
設定したアドレス生成回路アドレス生成開始信号を供給
する操作である。この信号は１ビットで表現できるため
（例えば通常“０”であり、“１”になったらアドレス
生成開始とする）、マイクロ命令中にこの信号を多数記
憶することは容易であり、複数のアドレス生成回路を同
時にアドレス生成開始状態にすることができる。図１で
は、信号線５１、信号線５ｉｊに、この１ビットの信号
線を含めたものとしている。また、パイプライン動作す
る演算器にデータを供給するメモリのアドレス生成と、
演算器の結果を格納するメモリのアドレス生成を実行す
る場合には、先ず前者のアドレス生成回路に開始信号を
供給し、その後パイプライン段数のクロック周期分遅れ
て、後者のアドレス生成回路に開始信号を供給すれば良
い。
【００２５】その後、各アドレス生成回路はアドレス生
成規則で決められた３重ループ処理を終了するまで、制
御回路５から独立してアドレス生成を実行する。そして
アドレス終了時に、１ビットのアドレス生成終了信号を
出力する（例えばアドレス生成中は“０”であり、終了
したら“１”とする）。一方、制御回路５は、アドレス
生成開始信号を供給した後は、アドレス生成終了信号を
フラグとする条件ジャンプ命令によってループを実行す
ることで、待ち状態となる。フラグとするアドレス生成
信号は、複数存在するアドレス生成終了信号の内から１
つを選択する。例えば演算器の演算結果を格納するメモ
リのアドレス生成回路の終了信号が考えられる。図１で
は、各信号線６ｉｊがアドレス生成終了信号を示してお
り、これをセレクタおよび信号線５２を経由して、制御
回路５に供給する。このセレクタの処理を図２のＦで示
している。もしこのセレクタを、そのセレクト信号が再
度設定されるまで有効となるように構成するならば（セ
レクト信号をレジスタに格納することで可能）、Ｆの処
理をアドレス生成開始以前に行うこともできる。いずれ
にしてもＧの処理は、アドレス終了信号の１つをフラグ
とする条件ジャンプとして実現できる。以上が、本願の
請求項１および２に記載した発明の実施例の説明であ
る。
成規則で決められた３重ループ処理を終了するまで、制
御回路５から独立してアドレス生成を実行する。そして
アドレス終了時に、１ビットのアドレス生成終了信号を
出力する（例えばアドレス生成中は“０”であり、終了
したら“１”とする）。一方、制御回路５は、アドレス
生成開始信号を供給した後は、アドレス生成終了信号を
フラグとする条件ジャンプ命令によってループを実行す
ることで、待ち状態となる。フラグとするアドレス生成
信号は、複数存在するアドレス生成終了信号の内から１
つを選択する。例えば演算器の演算結果を格納するメモ
リのアドレス生成回路の終了信号が考えられる。図１で
は、各信号線６ｉｊがアドレス生成終了信号を示してお
り、これをセレクタおよび信号線５２を経由して、制御
回路５に供給する。このセレクタの処理を図２のＦで示
している。もしこのセレクタを、そのセレクト信号が再
度設定されるまで有効となるように構成するならば（セ
レクト信号をレジスタに格納することで可能）、Ｆの処
理をアドレス生成開始以前に行うこともできる。いずれ
にしてもＧの処理は、アドレス終了信号の１つをフラグ
とする条件ジャンプとして実現できる。以上が、本願の
請求項１および２に記載した発明の実施例の説明であ
る。
【００２６】本願の請求項３および４に記載した発明
は、アドレス生成回路をメモリの全アドレスポート数よ
り少ない個数だけ搭載し、ハードウェア量を削減するこ
とを可能とするものである。全てのメモリが完全に同時
動作する必要性は小さいからである。基本的な構成は請
求項１および２に記載した発明に準ずる。異なる点は、
どのアドレス生成回路の生成するアドレスを、どのメモ
リのどのアドレスポートに供給するかを決定する手段が
必要となることである。これが図３のアドレス調停回路
１１０であり、セレクタあるいはバス構成が考えられ
る。どのアドレス生成回路の生成するアドレスを、どの
メモリのどのアドレスポートに供給するか、つまり調停
規則は、アドレス調停回路１１０に対して制御回路５か
ら制御信号を供給することで設定することが可能である
が、この制御信号をレジスタに格納することで、アドレ
ス生成回路がアドレス生成を終了するまで、再設定を不
要とできる。図４では、ｈの処理がアドレス調停回路１
１０への調停規則の設定である。
は、アドレス生成回路をメモリの全アドレスポート数よ
り少ない個数だけ搭載し、ハードウェア量を削減するこ
とを可能とするものである。全てのメモリが完全に同時
動作する必要性は小さいからである。基本的な構成は請
求項１および２に記載した発明に準ずる。異なる点は、
どのアドレス生成回路の生成するアドレスを、どのメモ
リのどのアドレスポートに供給するかを決定する手段が
必要となることである。これが図３のアドレス調停回路
１１０であり、セレクタあるいはバス構成が考えられ
る。どのアドレス生成回路の生成するアドレスを、どの
メモリのどのアドレスポートに供給するか、つまり調停
規則は、アドレス調停回路１１０に対して制御回路５か
ら制御信号を供給することで設定することが可能である
が、この制御信号をレジスタに格納することで、アドレ
ス生成回路がアドレス生成を終了するまで、再設定を不
要とできる。図４では、ｈの処理がアドレス調停回路１
１０への調停規則の設定である。
【００２７】
【発明の効果】以上のように、本発明は、複数のメモリ
および演算器を搭載するディジタルプロセッサにおい
て、アドレス生成に必要なループ処理が実行できるアド
レス生成回路を全メモリの全アドレスポートにそれぞれ
搭載することにより、複数のメモリへのアクセスが可能
となり、効率の良い処理を実現する。また、アドレス生
成回路を、全メモリの全アドレスポートに必ずしも搭載
する必要はなく、セレクタ等によって、アドレス生成回
路が生成するアドレスを、それを必要とするメモリに振
り分けることができる。この場合、ハードウェア量を削
減されるという効果がある。
および演算器を搭載するディジタルプロセッサにおい
て、アドレス生成に必要なループ処理が実行できるアド
レス生成回路を全メモリの全アドレスポートにそれぞれ
搭載することにより、複数のメモリへのアクセスが可能
となり、効率の良い処理を実現する。また、アドレス生
成回路を、全メモリの全アドレスポートに必ずしも搭載
する必要はなく、セレクタ等によって、アドレス生成回
路が生成するアドレスを、それを必要とするメモリに振
り分けることができる。この場合、ハードウェア量を削
減されるという効果がある。
【図１】請求項１に記載した発明の一実施例を示す図。
【図２】請求項２に記載した発明の一実施例を示す図。
【図３】請求項３に記載した発明の一実施例を示す図。
【図４】請求項４に記載した発明の一実施例を示す図。
【図５】従来のアドレス生成回路例を示す図。
【図６】矩形領域状のメモリアクセスを説明するための
図。
図。
１ メモリ群 ２ 演算器群 ３ 第１の調停回路 ４ 第２の調停回路 ５ 制御回路 ６ クロック信号供給回路 ７ クロック信号 １１，１２，〜，１ｍ メモリ１，２，〜，ｍ ２１，２２，〜，２ｎ 演算器１，２，〜，ｎ １１０ アドレス調停回路 １１１〜１１ｐ1 ，１２１〜１２ｐ2 ,〜，１ｍ１〜１
ｍｐm アドレス生成回路
ｍｐm アドレス生成回路
Claims (12)
- 【請求項１】 メモリ１〜メモリｍのｍ個のメモリで構
成されるメモリ群と、演算器１〜演算器ｎのｎ個の演算
器で構成される演算器群と、前記メモリ群の出力を調停
して前記演算器群に供給する第１の調停回路と、前記演
算器群の出力を調停して前記メモリ群に供給する第２の
調停回路と、クロック信号供給回路と、前記クロック信
号に同期して前記演算器群と前記メモリ群と前記第１の
調停回路と前記第２の調停回路に制御信号を供給する制
御回路とを搭載し、前記メモリｉ（ｉ＝１〜ｍ）が、ｐ
i 個のアドレスポートｉｊ（ｊ＝１〜ｐi ）を持つディ
ジタルプロセッサにおいて、前記各アドレスポートｉｊ
にアドレス生成回路ｉｊを搭載し、前記各アドレス生成
回路ｉｊが、予め前記制御回路から設定され、再度設定
されるまで有効となるアドレス生成規則に従って、前記
クロック信号に同期して、前記制御回路から独立して、
逐次前記メモリｉのアドレスを生成することを特徴とす
るディジタルプロセッサ。 - 【請求項２】 メモリ１〜メモリｍのｍ個のメモリで構
成されるメモリ群と、演算器１〜演算器ｎのｎ個の演算
器で構成される演算器群と、前記メモリ群の出力を調停
して前記演算器群に供給する第１の調停回路と、前記演
算器群の出力を調停して前記メモリ群に供給する第２の
調停回路と、クロック信号供給回路と、前記クロック信
号に同期して前記演算器群と前記メモリ群と前記第１の
調停回路と前記第２の調停回路に制御信号を供給する制
御回路とを搭載し、前記メモリｉ（ｉ＝１〜ｍ）が、ｐ
i 個のアドレスポートｉｊ（ｊ＝１〜ｐi ）を持ち、前
記各アドレスポートｉｊにアドレス生成回路ｉｊを搭載
し、前記各アドレス生成回路ｉｊが、予め前記制御回路
から設定され、再度設定されるまで有効となるアドレス
生成規則に従って、前記クロック信号に同期して、前記
制御回路から独立して、逐次前記メモリｉのアドレスを
生成するディジタルプロセッサにおいて、前記各アドレ
ス生成回路ｉｊの中から１個以上を選択し、これらに前
記制御回路から各アドレス生成規則を設定し、しかる
後、前記制御回路から前記選択されたアドレス生成回路
に同時にあるいは時間差をもってアドレス生成開始信号
を供給することで各アドレス生成を開始し、しかる後、
前記選択された各アドレス生成回路が、前記各アドレス
生成規則が示すアドレス生成終了時まで、前記クロック
信号に同期して、前記制御回路から独立して、逐次前記
メモリｉの内対応するメモリにアドレスを供給し続け、
前記アドレス生成終了時にアドレス生成終了信号を出力
し、これら各アドレス生成終了信号の中から選択した１
つを、前記制御回路が検出することで、一連の処理を実
行することを特徴とするディジタルプロセッサの制御方
法。 - 【請求項３】 メモリ１〜メモリｍのｍ個のメモリで構
成されるメモリ群と、演算器１〜演算器ｎのｎ個の演算
器で構成される演算器群と、前記メモリ群の出力を調停
して前記演算器群に供給する第１の調停回路と、前記演
算器群の出力を調停して前記メモリ群に供給する第２の
調停回路と、クロック信号供給回路と、前記クロック信
号に同期して前記演算器群と前記メモリ群と前記第１の
調停回路と前記第２の調停回路に制御信号を供給する制
御回路とを搭載し、前記メモリｉ（ｉ＝１〜ｍ）が、ｐ
i 個のアドレスポートｉｊ（ｊ＝１〜ｐi ）を持つディ
ジタルプロセッサにおいて、各々が、予め前記制御回路
から設定され、再度設定されるまで有効となるアドレス
生成規則に従って、前記クロック信号に同期して、前記
制御回路から独立して、逐次アドレスを生成するｑ個の
アドレス生成回路１〜アドレス生成回路ｑで構成される
アドレス生成回路群と、予め前記制御回路から設定さ
れ、再度設定されるまで有効となる調停規則に従って、
前記アドレス生成回路群が生成するアドレスを、前記ア
ドレスポートｉｊの一部または全部に供給するアドレス
調停回路とを搭載するとを特徴とするディジタルプロセ
ッサ。 - 【請求項４】 メモリ１〜メモリｍのｍ個のメモリで構
成されるメモリ群と、演算器１〜演算器ｎのｎ個の演算
器で構成される演算器群と、前記メモリ群の出力を調停
して前記演算器群に供給する第１の調停回路と、前記演
算器群の出力を調停して前記メモリ群に供給する第２の
調停回路と、クロック信号供給回路と、前記クロック信
号に同期して前記演算器群と前記メモリ群と前記第１の
調停回路と前記第２の調停回路に制御信号を供給する制
御回路とを搭載するとともに、前記メモリｉ（ｉ＝１〜
ｍ）が、ｐi 個のアドレスポートｉｊ（ｊ＝１〜ｐi ）
を持ち、各々が、予め前記制御回路から設定され、再度
設定されるまで有効となるアドレス生成規則に従って、
前記クロック信号に同期して、前記制御回路から独立し
て、逐次アドレスを生成するｑ個のアドレス生成回路１
〜アドレス生成回路ｑで構成されるアドレス生成回路群
と、予め前記制御回路から設定されて、再度設定される
まで有効となる調停規則に従って、前記アドレス生成回
路群が生成するアドレスを、前記アドレスポートｉｊの
一部または全部に供給するアドレス調停回路とを搭載す
るディジタルプロセッサにおいて、前記アドレス調停回
路に前記制御回路から調停規則を設定し、前記各アドレ
ス生成回路ｋ（ｋ＝１〜ｑ）の中から１個以上を選択
し、これらに前記制御回路から各アドレス生成規則を設
定し、しかる後、前記制御回路から前記選択されたアド
レス生成回路に同時にあるいは時間差をもってアドレス
生成開始信号を供給することで各アドレス生成を開始
し、しかる後、前記選択された各アドレス生成回路が、
前記各アドレス生成規則が示すアドレス生成終了時ま
で、前記クロック信号に同期して、前記制御回路から独
立して、逐次前記アドレス調停回路にアドレスを供給し
続け、前記アドレス調停回路が、前記調停規則に従って
前記メモリ群のアドレスポートｉｊの一部または全部
に、前記各アドレスを供給し続け、前記選択された各ア
ドレス生成回路が、前記アドレス生成終了時にアドレス
生成終了信号を出力し、これら各アドレス生成終了信号
の中から選択した１つを、前記制御回路が検出すること
で、一連の処理を実行することを特徴とするディジタル
プロセッサの制御方法。 - 【請求項５】 アドレス生成回路ｉｊが、メモリｉに対
するリードイネーブル信号またはライトイネーブル信号
を供給する請求項１に記載のディジタルプロセッサ。 - 【請求項６】 アドレス生成回路ｉｊが、メモリｉに対
するリードイネーブル信号またはライトイネーブル信号
を供給する請求項２に記載のディジタルプロセッサの制
御方法。 - 【請求項７】 アドレス生成回路１〜アドレス生成回路
ｑが、リードイネーブル信号またはライトイネーブル信
号をアドレス調停回路に供給し、前記アドレス調停回路
が、前記リードイネーブル信号またはライトイネーブル
信号を、予め設定されたアドレス調停規則に従って前記
アドレスポートの一部または全部に供給する請求項３に
記載のディジタルプロセッサ。 - 【請求項８】 アドレス生成回路１〜アドレス生成回路
ｑが、リードイネーブル信号またはライトイネーブル信
号をアドレス調停回路に供給し、前記アドレス調停回路
が、前記リードイネーブル信号またはライトイネーブル
信号を、予め設定されたアドレス調停規則に従って前記
アドレスポートの一部または全部に供給する請求項４に
記載のディジタルプロセッサの制御方法。 - 【請求項９】 演算回路ｉ（ｉ＝１〜ｎ）の全て又は一
部が、１段以上のパイプライン段数を持って動作する請
求項１に記載のディジタルプロセッサ。 - 【請求項１０】 演算回路ｉ（ｉ＝１〜ｎ）の全て又は
一部が、１段以上のパイプライン段数を持って動作する
請求項２に記載のディジタルプロセッサの制御方法。 - 【請求項１１】 演算回路ｉ（ｉ＝１〜ｎ）の全て又は
一部が、１段以上のパイプライン段数を持って動作する
請求項３に記載のディジタルプロセッサ。 - 【請求項１２】 演算回路ｉ（ｉ＝１〜ｎ）の全て又は
一部が、１段以上のパイプライン段数を持って動作する
請求項４に記載のディジタルプロセッサの制御方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328214A JP2906792B2 (ja) | 1991-11-15 | 1991-11-15 | ディジタルプロセッサ及びその制御方法 |
| US07/976,924 US5475828A (en) | 1991-11-15 | 1992-11-16 | Digital processor having plurality of memories and plurality of arithmetic logic units corresponding in number thereto and method for controlling the same |
| EP92119573A EP0542318B1 (en) | 1991-11-15 | 1992-11-16 | Digital processor and method for controlling the same |
| DE69231463T DE69231463T2 (de) | 1991-11-15 | 1992-11-16 | Digitales Verarbeitungsgerät und Steuerverfahren dafür |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328214A JP2906792B2 (ja) | 1991-11-15 | 1991-11-15 | ディジタルプロセッサ及びその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05143447A true JPH05143447A (ja) | 1993-06-11 |
| JP2906792B2 JP2906792B2 (ja) | 1999-06-21 |
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ID=18207729
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|---|---|---|---|
| JP3328214A Expired - Lifetime JP2906792B2 (ja) | 1991-11-15 | 1991-11-15 | ディジタルプロセッサ及びその制御方法 |
Country Status (4)
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|---|---|
| US (1) | US5475828A (ja) |
| EP (1) | EP0542318B1 (ja) |
| JP (1) | JP2906792B2 (ja) |
| DE (1) | DE69231463T2 (ja) |
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Family Cites Families (6)
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|---|---|---|---|---|
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