KR100284287B1 - 가변 리셋 어드레스를 가지는 마이크로프로세서 - Google Patents

가변 리셋 어드레스를 가지는 마이크로프로세서 Download PDF

Info

Publication number
KR100284287B1
KR100284287B1 KR1019980059377A KR19980059377A KR100284287B1 KR 100284287 B1 KR100284287 B1 KR 100284287B1 KR 1019980059377 A KR1019980059377 A KR 1019980059377A KR 19980059377 A KR19980059377 A KR 19980059377A KR 100284287 B1 KR100284287 B1 KR 100284287B1
Authority
KR
South Korea
Prior art keywords
reset
address
data
microprocessor
signal
Prior art date
Application number
KR1019980059377A
Other languages
English (en)
Other versions
KR20000043070A (ko
Inventor
이강복
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980059377A priority Critical patent/KR100284287B1/ko
Publication of KR20000043070A publication Critical patent/KR20000043070A/ko
Application granted granted Critical
Publication of KR100284287B1 publication Critical patent/KR100284287B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/35—Indirect addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
    • G06F9/321—Program or instruction counter, e.g. incrementing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microcomputers (AREA)

Abstract

본 발명은 가변 리셋 어드레스를 가지는 마이크로프로세서에 관한 것으로, 상기 종래의 기술에 있어서는 리셋 어드레스가 항상 고정되어 있기 때문에 프로그램에 대한 융통성이 결여되는 문제점이 있었다. 따라서, 본 발명은 외부의 리셋 신호(RESETB)를 입력받아 시스템 클럭에 동기시켜 내부적인 리셋 신호(IRESETB)를 출력하는 리셋 제어부와; 상기 리셋 제어부에서 출력되는 내부 리셋 신호(IRESETB)에 의해 하드웨어적으로 정해진 리셋 어드레스를 발생시키고, 리셋이 풀린 이후에는 다음 수행될 명령의 어드레스를 지정하는 어드레스 발생부와; 여러 가지 메모리 액세스를 위한 제어신호를 발생시키는 메모리 제어부와; 마이크로프로세서가 수행할 명령을 저장하는 명령 레지스터와; 메모리로 부터 읽어들인 명령 및 데이터를 해석하고 실행하는 명령 실행부와; 마이크로프로세서 동작 중 필요한 데이터를 저장하는 데이터 메모리와; 연산된 데이터를 외부로 출력하거나 외부의 데이터를 입력으로 받아 들이는 복수개의 포트를 가지는 포트부로 구성된 마이크로프로세서에 있어서, 상기 리셋 제어부는 외부에 사용자에 의해 리셋 상태를 결정하는 리셋 선택핀이 부가되어 리셋시 프로그램 카운터의 어드레스를 바꾸는 피씨 라이트 신호(PCWR)를 출력하도록 구성하여 리셋(Reset)시 외부 핀으로 부터 입력되는 데이터에 의하여 리셋 어드레스를 변경할 수 있도록 하여 다양한 리셋 프로그램을 액세스할 수 있게되어 하드웨어 및 소프트웨어의 디버깅을 용이하게 하는 등 작업효율을 높히는 효과가 있다.

Description

가변 리셋 어드레스를 가지는 마이크로프로세서
본 발명은 마이크로프로세서에 관한 것으로, 특히 리셋(Reset)시 외부 핀으로 부터 입력되는 데이터에 의하여 리셋 어드레스를 변경할 수 있는 가변 리셋 어드레스를 가지는 마이크로프로세서에 관한 것이다.
도1은 종래 마이크로프로세서의 내부 구성도로서, 이에 도시된 바와 같이 외부(External)의 리셋 신호(RESETB)를 입력받아 시스템 클럭에 동기시켜 내부(Internal)적인 리셋 신호(IRESETB)를 출력하는 리셋 제어부(1)와; 상기 리셋 제어부(1)에서 출력되는 내부 리셋 신호(IRESETB)에 의해 하드웨어적으로 정해진 리셋 어드레스를 발생시키고, 리셋이 풀린 이후에는 다음 수행될 명령의 어드레스를 지정하는 어드레스 발생부(2)와; 여러 가지 메모리 액세스를 위한 제어신호를 발생시키는 메모리 제어부(3)와; 마이크로프로세서가 수행할 명령을 저장하는 명령 레지스터(4)와; 메모리로 부터 읽어들인 명령 및 데이터를 해석하고 실행하는 명령 실행부(5)와; 마이크로프로세서 동작 중 필요한 데이터를 저장하는 데이터 메모리(6)와; 연산된 데이터를 외부로 출력하거나 외부의 데이터를 입력으로 받아 들이는 복수개의 포트를 가지는 포트부(7)로 구성된 종래 마이크로 프로세서의 리셋시의 동작과정을 첨부된 도면을 참조로 설명한다.
도2는 종래 마이크로프로세서의 리셋 동작시 각 구성부의 타이밍도로서, 이에 도시된 바와 같이 외부에서 (a)와 같은 리셋 신호(RESETB)가 리셋 제어부(1)로 입력되면 리셋 제어부(1)는 (b)와 같은 내부 리셋 신호(IRESETB)를 발생 시킨다.
이에 따라 상기 내부 리셋 신호(IRESETB)를 입력받은 어드레스 발생부(2)의 프로그램 카운터(PC)는 (c)와 같이 하드웨어적으로 '0000'번지로 어드레스가 세트되고, (d)와 같은 인출 신호(Fetch signal)에 동기하여 메모리(미도시)로 부터 데이터 버스를 통해 (e)와 같이 데이터를 인출하고, 프로그램 카운터(PC)는 자동으로 다음 명령을 수행할 어드레스가 세트되며 다음 인출 신호에 동기하여 데이터를 인출하는 과정을 반복하게 된다.
상기 과정을 도3을 참조로 다시 설명하면 다음과 같다.
도3은 종래 마이크로프로세서의 리셋 과정을 도시한 순서도로서, 이에 도시된 바와 같이 외부의 리셋 신호(RESETB)가 소정시간(20 시스템 클럭)이상 '로우'상태를 유지하면 내부 인터럽트 신호(IRESETB)가 '로우'레벨을 유지하게 되고, 이에 따라 프로그램 카운터(PC)가 '0000'으로 초기화되면 다른 구성부도 이미 정해진 상태로 초기화 되고, 상기 어드레스에서 부터 명령을 인출(Fetch)하여 수행하게 된다.
그러나, 상기 종래의 기술에 있어서는 리셋 어드레스가 항상 고정되어 있기 때문에 프로그램에 대한 융통성이 결여되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 리셋(Reset)시 외부 핀으로 부터 입력되는 데이터에 의하여 리셋 어드레스를 변경할 수 있는 가변 리셋 어드레스를 가지는 마이크로프로세서를 제공 하는데 그 목적이 있다.
도1은 종래 마이크로프로세서의 내부 구성도.
도2는 종래 마이크로프로세서의 리셋 동작시 각 구성부의 타이밍도.
도3은 종래 마이크로프로세서의 리셋 과정을 도시한 순서도.
도4는 본 발명에 의한 마이크로프로세서의 내부 구성도.
도5는 본 발명에 의한 마이크로프로세서의 리셋 동작시 각 구성부의 타이밍도.
도6은 본 발명에 의한 마이크로프로세서의 리셋 과정을 도시한 순서도.
***도면의 주요 부분에 대한 부호의 설명***
1 : 리셋 제어부 2 : 어드레스 발생부
3 : 메모리 제어부 4 : 명령 레지스터
5 : 명령 실행부 6 : 데이터 메모리
7 : 포트부 PC,PC2 : 프로그램 카운터
이와 같은 목적을 달성하기 위한 본 발명은, 외부(External)의 리셋 신호(RESETB)를 입력받아 시스템 클럭에 동기시켜 내부(Internal)적인 리셋 신호(IRESETB)를 출력하는 리셋 제어부와; 상기 리셋 제어부에서 출력되는 내부 리셋 신호(IRESETB)에 의해 하드웨어적으로 정해진 리셋 어드레스를 발생시키고, 리셋이 풀린 이후에는 다음 수행될 명령의 어드레스를 지정하는 어드레스 발생부와; 여러 가지 메모리 액세스를 위한 제어신호를 발생시키는 메모리 제어부와; 마이크로프로세서가 수행할 명령을 저장하는 명령 레지스터와; 메모리로 부터 읽어들인 명령 및 데이터를 해석하고 실행하는 명령 실행부와; 마이크로프로세서 동작 중 필요한 데이터를 저장하는 데이터 메모리와; 연산된 데이터를 외부로 출력하거나 외부의 데이터를 입력으로 받아 들이는 복수개의 포트를 가지는 포트부로 구성된 마이크로프로세서에 있어서, 상기 리셋 제어부는 외부에 사용자에 의해 리셋 상태를 결정하는 리셋 선택(RSS)핀이 부가되어 리셋시 프로그램 카운터(PC2)의 어드레스를 바꾸는 피씨 라이트 신호(PCWR)를 출력하도록 하고, 상기 어드레스 발생부는 리셋 제어부에서 출력하는 신호(IRESETB, PCWR)에 따라 프로그램 카운터의 리셋 어드레스를 선택적으로 출력하도록 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도4는 본 발명에 의한 마이크로프로세서의 내부 구성도로서, 이에 도시한 바와 같이 외부(External)의 리셋 신호(RESETB)를 입력받아 시스템 클럭에 동기시켜 내부(Internal)적인 리셋 신호(IRESETB)를 출력하는 리셋 제어부(1)와; 상기 리셋 제어부(1)에서 출력되는 내부 리셋 신호(IRESETB)에 의해 하드웨어적으로 정해진 리셋 어드레스를 발생시키고, 리셋이 풀린 이후에는 다음 수행될 명령의 어드레스를 지정하는 어드레스 발생부(2)와; 여러 가지 메모리 액세스를 위한 제어신호를 발생시키는 메모리 제어부(3)와; 마이크로프로세서가 수행할 명령을 저장하는 명령 레지스터(4)와; 메모리로 부터 읽어들인 명령 및 데이터를 해석하고 실행하는 명령 실행부(5)와; 마이크로프로세서 동작 중 필요한 데이터를 저장하는 데이터 메모리(6)와; 연산된 데이터를 외부로 출력하거나 외부의 데이터를 입력으로 받아 들이는 복수개의 포트를 가지는 포트부(7)로 구성된 마이크로프로세서에 있어서, 상기 리셋 제어부는 외부에 사용자에 의해 리셋 상태를 결정하는 리셋 선택(RSS)핀이 부가되어 리셋시 프로그램 카운터(PC2)의 어드레스를 바꾸는 피씨 라이트 신호(PCWR)를 출력하도록 하고, 상기 어드레스 발생부(2)는 리셋 제어부(1)에서 출력하는 신호(IRESETB, PCWR)에 따라 프로그램 카운터(PC2)의 리셋 어드레스를 선택적으로 출력하도록 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 첨부된 도면을 참조하여 설명한다.
여기서, 상기 어드레스 발생부(2)는 종래의 리셋 어드레스로 세트되는 프로그램 카운터(PC)와; 사용자에 의해 새로 설정되는 리셋 어드레스로 세트되는 프로그램 카운터(PC2)와; 상기 두 프로그램 카운터(PC, PC2)에 세트된 값 중 리셋 선택(RSS)핀의 상태에 따라 선택적으로 출력하는 멀티플렉서(MUX)로 구성된다.
또한, 상기 리셋 제어부(1)는 리셋 선택(RSS)핀의 상태가 '하이'일 경우는 사용자가 지정하는 어드레스를 리셋 어드레스로 설정하는 것으로 판단하게 되어 피씨 라이트 신호(PCWR)를 발생하여 지정한 포트(PORT B)를 인에이블 시키고, 그로 부터 데이터를 읽어 그 값을 프로그램 카운터(PC2)의 어드레스로 셋트시키고, 멀티플렉서(MUX)를 통해 출력시킨다.
도5는 본 발명에 의한 마이크로프로세서의 리셋 동작시 각 구성부의 타이밍도로서, 이에 도시한 바와 같이 외부에서 (a)와 같은 리셋 신호(RESETB)가 리셋 제어부(1)로 입력되면 리셋 제어부(1)는 (b)와 같은 내부 리셋 신호(IRESETB)를 발생 시킨다.
이때 사용자에 의해 리셋 제어부(1)의 외부에 있는 리셋 선택(RSS)핀의 상태가 (c)와 같이 '하이'일 경우에 리셋 발생 후 소정시간 후에 (d)와 같이 피씨 라이트 신호(PCWR)가 액티브 된다.
이에 따라 (e)와 같이 포트부(7)의 포트 B가 사용자에 의해 임의의 리셋 어드레스(5555)로 세트되어 있을 경우, 상기 피씨 라이트 신호(PCWR)에 의해 포트 B가 인에이블되어 그 셋트된 값(5555)이 데이터 버스를 통해 (f)와 같이 프로그램 카운터에 셋트된다.
그리고, 다음 과정부터는 종래와 마찬가지로 (g)와 같은 인출 신호(Fetch signal)에 동기하여 메모리(미도시)로 부터 데이터 버스를 통해 (h)와 같이 데이터를 인출하고, 프로그램 카운터(PC2)는 자동으로 다음 명령을 수행할 어드레스가 세트되고, 다음 인출 신호에 의해 데이터를 인출하는 과정을 반복하게 된다.
상기 과정을 도6을 참조로 다시 설명하면 다음과 같다.
도6은 본 발명에 의한 마이크로프로세서의 리셋 과정을 도시한 순서도로서, 이에 도시된 바와 같이 리셋 선택(RSS)핀의 상태에 따라서 '로우'일 경우는 종래와 마찬가지로 외부의 리셋 신호(RESETB)가 소정시간(20 시스템 클럭)이상 '로우'상태를 유지하면 내부 인터럽트 신호(IRESETB)가 '로우'레벨을 유지하게 되고, 이에 따라 프로그램 카운터(PC)가 '0000'으로 초기화되면 다른 구성부도 이미 정해진 상태로 초기화 되고, 상기 어드레스에서 부터 명령을 인출(Fetch)하여 수행하게 된다.
그러나, 리셋 선택(RSS)핀의 상태가 '하이'일 경우는 리셋 신호(RESETB)가 소정시간(20 시스템 클럭)이상 '로우'상태를 유지하면 내부 인터럽트 신호(IRESETB)가 '로우'레벨을 유지하고, 잠시 후에 피씨 라이트 신호(PCWR)가 액티브됨에 따라 사용자에 의해 리셋 어드레스가 설정되어 있는 포트 B로 부터 데이터를 입력받아 프로그램 카운터(PC2)에 라이트하고, 그 이외의 각 구성부가 이미 정해진 상태로 초기화 되며 상기 포트 B의 데이터를 리셋시 초기 어드레스로 사용되어 명령을 인출하게 된다.
이상에서 설명한 바와 같이 본 발명 가변 리셋 어드레스를 가지는 마이크로프로세서는 리셋(Reset)시 외부 핀으로 부터 입력되는 데이터에 의하여 리셋 어드레스를 변경할 수 있도록 하여 다양한 리셋 프로그램을 액세스할 수 있게되어 하드웨어 및 소프트웨어의 디버깅을 용이하게 하는 등 작업효율을 높히는 효과가 있다.

Claims (3)

  1. 외부의 리셋 신호(RESETB)를 입력받아 시스템 클럭에 동기시켜 내부적인 리셋 신호(IRESETB)를 출력하는 리셋 제어부와; 상기 리셋 제어부에서 출력되는 내부 리셋 신호(IRESETB)에 의해 하드웨어적으로 정해진 리셋 어드레스를 발생시키고, 리셋이 풀린 이후에는 다음 수행될 명령의 어드레스를 지정하는 어드레스 발생부와; 여러 가지 메모리 액세스를 위한 제어신호를 발생시키는 메모리 제어부와; 마이크로프로세서가 수행할 명령을 저장하는 명령 레지스터와; 메모리로 부터 읽어들인 명령 및 데이터를 해석하고 실행하는 명령 실행부와; 마이크로프로세서 동작 중 필요한 데이터를 저장하는 데이터 메모리와; 연산된 데이터를 외부로 출력하거나 외부의 데이터를 입력으로 받아 들이는 복수개의 포트를 가지는 포트부로 구성된 마이크로프로세서에 있어서, 상기 리셋 제어부는 외부에 사용자에 의해 리셋 상태를 결정하는 리셋 선택핀이 부가되어 리셋시 프로그램 카운터의 어드레스를 바꾸는 피씨 라이트 신호(PCWR)를 출력하도록 구성한 것을 특징으로 하는 가변 리셋 어드레스를 가지는 마이크로프로세서.
  2. 제1항에 있어서, 상기 어드레스 발생부는 종래의 리셋 어드레스로 세트되는 프로그램 카운터(PC)와; 사용자에 의해 새로 설정되는 리셋 어드레스로 세트되는 프로그램 카운터(PC2)와; 상기 두 프로그램 카운터(PC, PC2)에 세트된 값 중 리셋 선택(RSS)핀의 상태에 따라 선택적으로 출력하는 멀티플렉서(MUX)로 구성되는 것을 특징으로 하는 가변 리셋 어드레스를 가지는 마이크로프로세서.
  3. 제1항에 있어서, 상기 리셋 제어부는 리셋 선택(RSS)핀의 상태가 '하이'일 경우는 사용자가 지정하는 어드레스를 리셋 어드레스로 설정하는 것으로 판단하게 되어 피씨 라이트 신호(PCWR)를 발생하여 특정 포트를 인에이블 시켜 그 데이터를 프로그램 카운터(PC2)의 어드레스로 셋트시키는 것을 특징으로 하는 가변 리셋 어드레스를 가지는 마이크로프로세서.
KR1019980059377A 1998-12-28 1998-12-28 가변 리셋 어드레스를 가지는 마이크로프로세서 KR100284287B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980059377A KR100284287B1 (ko) 1998-12-28 1998-12-28 가변 리셋 어드레스를 가지는 마이크로프로세서

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980059377A KR100284287B1 (ko) 1998-12-28 1998-12-28 가변 리셋 어드레스를 가지는 마이크로프로세서

Publications (2)

Publication Number Publication Date
KR20000043070A KR20000043070A (ko) 2000-07-15
KR100284287B1 true KR100284287B1 (ko) 2001-03-02

Family

ID=19566324

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980059377A KR100284287B1 (ko) 1998-12-28 1998-12-28 가변 리셋 어드레스를 가지는 마이크로프로세서

Country Status (1)

Country Link
KR (1) KR100284287B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403897B1 (ko) * 2000-11-30 2003-11-05 주식회사 마이다스엔지니어링 윈도우즈 에물레이션 80씨196(16비트) 트레이너
CN110780724A (zh) * 2019-08-23 2020-02-11 天津大学 一种由主机的存储控制器执行的复位闪存器件的方法

Also Published As

Publication number Publication date
KR20000043070A (ko) 2000-07-15

Similar Documents

Publication Publication Date Title
US4879646A (en) Data processing system with a pipelined structure for editing trace memory contents and tracing operations during system debugging
US4987537A (en) Computer capable of accessing a memory by supplying an address having a length shorter than that of a required address for the memory
US5367550A (en) Break address detecting circuit
US7971040B2 (en) Method and device for saving and restoring a set of registers of a microprocessor in an interruptible manner
US6167529A (en) Instruction dependent clock scheme
KR930008042B1 (ko) 마이크로 콘트롤러 유닛
KR100284287B1 (ko) 가변 리셋 어드레스를 가지는 마이크로프로세서
US5526500A (en) System for operand bypassing to allow a one and one-half cycle cache memory access time for sequential load and branch instructions
KR100321745B1 (ko) 외부메모리액세스를위한마이크로컨트롤러유닛
JPH1078887A (ja) デバッグシステム及びデバッグ方法
JP2002152020A (ja) パルス信号生成装置
US5664167A (en) Microprogrammed timer processor having a variable loop resolution architecture
JPH05143447A (ja) デイジタルプロセツサ及びその制御方法
JP2758624B2 (ja) マイクロプログラムの調速方式
KR970006413B1 (ko) 퍼지 컴퓨터
JP2001014161A (ja) プログラマブルコントローラ
KR100308117B1 (ko) 디에스피
KR100542699B1 (ko) 마이크로컨트롤러의 롬 덤프 모드를 지원하기 위한 장치
JPS6398735A (ja) マイクロ制御装置
JP2604203B2 (ja) ワンチップデジタル信号処理装置のデバック装置
JP3366235B2 (ja) データ読み出し制御装置
JP2770420B2 (ja) マイクロプログラム制御方式
JPH0546430A (ja) マイクロプロセツサ装置およびそれを用いたエミユレータ装置
JP2777133B2 (ja) 中央演算処理装置
JP2000259409A (ja) 処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051118

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee