JP2604203B2 - ワンチップデジタル信号処理装置のデバック装置 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、入力されたデジタルデータを所定のアルゴ
リズムに基いて処理するワンチップデジタル信号処理装
置に関し、特に、ワンチップデジタル信号処理装置の評
価用チップ及びデバッグ装置に関するものである。

（ロ）従来の技術 一般に、音声や画像等のように我々の周囲に存在する
原始情報源は、アナログ信号であることが多い。このア
ナログ信号をデジタル的な手法によって処理するシステ
ムがデジタル信号処理装置（デジタル・シグナル・プロ
セッシング・システム:DSPシステム）である。

近年、デジタル回路のLSI化が急速に進み、ワンチッ
プ上にDSPシステムが容易に実現できるようになり、更
に、アナログ信号処理に較べて高精度処理が可能、パラ
メータの設定により任意の特性が安定して均一に得られ
る、無調整化が可能となる等の特徴を有するため、DSP
システムが急速に実用化されるようになった。

このようなDSPシステムは、第３図に示されるアーキ
テクチャを有している。

第３図において、データバス（１）には、入出力回路
（I/O）（２）、データRAM（３）、乗算器（４）、演算
回路（ALU）（５）、アキュームレータ（ACC）（６）、
等が接続され、データRAM（３）の出力とデータROM
（７）の出力が乗算器（４）に接続され、乗算器（４）
の乗算結果出力がALU（５）の一方の入力に印加されて
いる。これらの各回路は、プログラムROM（８）から順
次読み出される命令を解読するデコーダ（９）その命令
に応じて出力されるマイクロコード信号によって制御さ
れる。

プログラムROM（８）は、DSPシステムを半導体チップ
上に作成する際に、マスクROMとして形成され、予め作
成されたプログラムがそのマスクパターンによって書き
込まれる。

（ハ）発明が解決しようとする課題 通常、第３図に示されたDSPシステムを動作させるプ
ログラムを作成した後に、そのプログラムが正しく動作
するか否かを検査（デバッグ）しなければならない。そ
のために、DSPシステムと同一構成をし、プログラムROM
（８）だけが異なるエバチップ（評価用チップ）が作ら
れている。

エバチップには、プログラムROMをEP−ROMで構成して
内蔵するもの、あるいは、外付するものがある。ところ
が、EP−ROMは、マスクROMに較べて読み出し速度が遅い
ため、高速動作するDSPシステムの実際の動作でデバッ
グができない不都合がある。

また、プログラムROMを読み出し速度の速いＳ−RAM
（スタティックメモリ）で構成した場合には、高速の動
作によるデバッグは行えるが、Ｓ−RAMに外部からプロ
グラムを書き込むための制御回路や制御用端子が必要と
なり、本来のDSPシステムと異なったチップとなると共
にＳ−RAMの占有面積が増大する欠点があった。

（ニ）課題を解決するための手段 本発明は、上述した点に鑑みて創作されたものであ
り、DSPシステムの動作を制御するプログラムを記憶す
るためのＳ−RAMと、該Ｓ−RAMに外部から供給されるプ
ログラム（命令）を書き込むためのプログラムを記憶す
るROMと、Ｓ−RAM及びROMの読み出しアドレスを指定す
るプログラムカウンタと、Ｓ−RAMの書き込みアドレス
を指定するアドレスレジスタと、前記プログラムカウン
タとアドレスレジスタの出力を切換えて前記Ｓ−RAMに
印加する第１のマルチプレクサと、前記Ｓ−RAMから読
み出された命令と前記ROMから読み出された命令を切換
えて制御回路に印加する第２のマルチプレクサとを設け
ることにより、制御用端子の増設をすることなく高速で
デバッグできるDSPシステムを提供するものである。

更に、上記したDSPシステムと、該DSPシステムを制御
するマイクロコンピュータと、前記DSPシステムのプロ
グラムを記憶するメモリとを備え、メモリからプログラ
ムを読み出してDSPシステムのＳ−RAMに記憶させること
により、プログラムのデバッグを行うデバッグ装置を提
供するものである。

（ホ）作 用 初期状態に於いて、第１のマルチプレクサは、アドレ
スレジスタの出力を選択してＳ−RAMに印加し、第２の
マルチプレクサは、ROMの出力を選択して制御回路に印
加するので、ROMはプログラムカウンタによってアドレ
ス指定され、ROMから読み出された命令は、制御回路に
印加される。ROM内には、外部から印加される命令を取
り込んでＳ−RAMに書き込む命令を記憶させておくこと
により、その命令が制御回路で実行され、アドレスレジ
スタで指定されるＳ−RAMのアドレスに外部から印加さ
れた命令が書き込まれる。Ｓ−RAMへの書き込みが終了
すると、第１マルチプレクサは、プログラムカウンタの
出力を選択してＳ−RAMに印加し、第２のマルチプレク
サは、Ｓ−RAMの出力を選択して制御回路に印加するの
で、Ｓ−RAMはプログラムカウンタによってアドレス指
定され、Ｓ−RAMに書き込まれた命令が順次読み出され
て制御回路に印加され実行される。これにより、DSPシ
ステムがプログラム制御され、そのプログラムのデバッ
グを行うことができる。

（ヘ）実施例 第１図は、本発明の実施例を示すブロック図であり、
第３図に示した、演算回路（ALU）（５）、乗算回路
（４）、データ記憶回路（データRAM）（３）、アキュ
ームレータ（ACC）（６）等から構成される信号処理回
路は、省略されている。

第１図に於いて、（10）はＳ−RAM、（11）はROM、
（12）はプログラムカウンタ、（13）はアドレスレジス
タ、（14）は第１のマルチプレクサ、（15）は第２のマ
ルチプレクサ、（16）はインストラクションレジスタ、
（17）はインストラクションデコーダ、（18）は切換制
御回路、（19）はデータ入力レジスタである。

Ｓ−RAM（10）は、DSPシステム内部の信号処理回路の
動作を制御するためのプログラム、即ち、デバッグが為
されるプログラムを記憶するプログラムメモリであり、
容量は、量産用のDSPシステムに内蔵されるROM（プログ
ラムメモリ）より小さく形成され、チップ上の占有面積
が増大しない程度の大きさになっている。このＳ−RAM
（10）のデータ入出力は、８ビットで構成され、データ
入力は内部データバス（20）に接続され、読み出された
データが出力されるデータ出力、第２のマルチプレクサ
（15）の入力に接続される。更に、Ｓ−RAM（10）のア
ドレス入力には第１のマルチプレクサ（14）の出力が印
加される。ROM（11）は、マスクROMであり、アドレス入
力にはプログラムカウンタ（12）の出力が接続され、読
み出されたデータの出力は第２のマルチプレクサ（15）
に接続される。ROM（11）内には、入力レジスタ（19）
に外部から印加された命令コード（８ビット）をＳ−RA
M（10）に書き込むためのプログラムがアドレスの先頭
番地から固定記憶され、更に、DSPシステムのテストを
行うためのテストプログラムが所定アドレスから固定記
憶されている。プログラムカウンタ（12）は、DSPシス
テムのプログラムを順次読み出すためにアドレス指定を
行うカウンタであり、出力はROM（11）のアドレス入力
に接続されると共に第１のマルチプレクサ（14）の入力
に接続される。アドレスレジスタ（13）は、Ｓ−RAM（1
0）の書き込みアドレスを指定するレジスタであり、書
き込みサイクルが終了する毎に発生するインクリメント
信号INCにより、アドレスを「１」先に進めるインクリ
メント機能、及び、インクリメントの結果オーバーフロ
ーした場合にはオーバーフロー信号OVFを出力する機能
を有している。このアドレスレジスタ（13）の出力は第
１のマルチプレクサ（14）に印加される。第１のマルチ
プレクサ（14）は、切換制御回路（18）から出力される
信号ａによって制御され、Ｓ−RAM（10）の書き込みを
行う場合は、アドレスレジスタ（13）の出力を選択して
出力し、読み出しを行う場合は、プログラムカウンタ
（12）の出力を選択して出力する。第２のマルチプレク
サ（15）は、切換制御回路（18）から出力される信号ｂ
によって制御され、ROM（11）に記憶されたプログラム
を実行する際にはROM（11）の出力をインストラクショ
ンレジスタ（16）に選択出力し、Ｓ−RAM（10）に記憶
されたプログラムを実行する際にはＳ−RAM（10）の出
力をインストラクションレジスタ（16）に選択出力す
る。切換制御回路（18）は、第１のマルチプレクサ（1
4）を制御する信号ａを出力するＲ−SFF（21）と、第２
のマルチプレクサ（15）を制御する信号ｂを出力するＲ
−SFF（22）とから構成され、Ｒ−SFF（21）及び（22）
はリセット信号RESETによりリセットされ、アドレスレ
ジスタ（13）から出力されるオーバーフロー信号OVFに
よりセットされるようになっている。また、リセット信
号RESETとオーバーフロー信号OVFは、ORゲート（23）を
介して、アドレスレジスタ（13）及びプログラムカウン
タ（12）のリセット入力に印加され、これをリセット状
態とする。インストラクションレジスタ（16）は、実行
する命令コードを保持するものであり、その出力がイン
ストラクションデコーダ（17）に印加される。また、イ
ンストラクションレジスタ（16）に保持された命令コー
ド中にプログラムのジャンプ先アドレスデータが含まれ
ている場合には、そのアドレスデータはプログラムカウ
ンタ（12）にプリセットされるように接続される。イン
ストラクションデコーダ（17）は、量産品のDSPシステ
ムで用いられる命令コードを解読して各部の回路を制御
する信号を出力する機能を有すると共に、入力レジスタ
（19）に外部から印加された命令コードをデータバス
（20）に取り込みＳ−RAM（10）に書き込むために必要
な命令コードを解読する機能が付加されている。入力レ
ジスタ（19）は、外部からDSPシステムに各種データを
供給するためのシフトレジスタであり、外部端子（24）
から印加される同期クロックCPによりデータ入力端子
（25）のデータをシリアル入力するものである。Ｓ−RA
M（10）にプログラムを書き込む場合には、この入力レ
ジスタ（19）が利用される。

次に、第１図に示されたブロック図の動作を説明す
る。

先ず、リセット信号RESETを発生すると、Ｒ−SFF（2
1）及び（22）がリセットされ、信号ａ及びｂが“0"と
なり、更に、アドレスレジスタ（13）及びプログラムカ
ウンタ（12）がリセットされる。第１のマルチプレクサ
（14）は、信号ａ＝“0"により、アドレスレジスタ（1
3）の出力を選択してＳ−RAM（10）に出力し、第２のマ
ルチプレクサ（15）は、信号ｂ＝“0"によりROM（11）
の出力をインストラクションレジスタ（16）に選択出力
する。又、信号ｂ＝“0"は、Ｓ−RAM（10）の書き込み
制御入力▲▼に印加されて、Ｓ−RAM（10）を書き
込みモードにする。

従って、ROM（11）はプログラムカウンタ（12）によ
りアドレス指定され、Ｓ−RAM（10）はアドレスレジス
タ（13）によってアドレス指定されることになり、ROM
（11）から読み出された命令が実行されることになる。
ROM（11）の先頭番地からは、入力レジスタ（19）に印
加されたデータをＳ−RAM（10）に書き込むためのプロ
グラムが記憶されているため、先ず、このプログラムが
実行される。即ち、このプログラムは、入力レジスタ
（19）に外部から命令コードが印加し終ったことを、例
えば、命令コードを送る相手方がその終了を示す信号を
送って来たこと、を検出することにより、入力レジスタ
（19）に保持された命令コードをデータバス（20）に取
り込み、Ｓ−RAM（10）に印加する。Ｓ−RAM（10）は、
書き込み先アドレスがアドレスレジスタ（13）によって
指令されているため、そのアドレスに印加された命令コ
ードが書き込まれる。Ｓ−RAM（10）の書き込みサイク
ルが終了するとインクリメント信号INCが出力され、ア
ドレスレジスタ（13）がインクリメントされる。この動
作を繰り返えすことにより、Ｓ−RAM（10）には外部か
ら入力レジスタ（19）を介して印加された命令が「０」
番地から順次書き込まれることになる。

上述の結果、アドレスレジスタ（13）からオーバーフ
ロー信号OVFが発生すると、Ｒ−SFF（21）及び（22）は
セットされ、信号ａ及びｂは“1"となり、更に、アドレ
スレジスタ（13）及びプログラムカウンタ（12）はリセ
ットされる。信号ａ＝“1"により第１のマルチプレクサ
（14）は、プログラムカウンタ（12）の出力をＳ−RAM
（10）に選択出力し、信号ｂ＝“1"により第２のマルチ
プレクサ（15）は、Ｓ−RAM（10）の読み出しデータ出
力をインストラクションレジスタ（16）に選択出力す
る。また、信号ｂ＝“1"によりＳ−RAM（10）は書き込
みモードから読み出しモードになる。従って、Ｓ−RAM
（10）は、プログラムカウンタ（12）によって「０」番
地からアドレス指定され、書き込まれたプログラムは順
次読み出されてインストラクションレジスタ（16）に印
加され、実行される。このＳ−RAM（10）に書き込むプ
ログラムが、量産用のDSPシステムを動作させるプログ
ラムの一部であれば、実際の動作と全く同じ動作が為さ
れ、プログラムのデバッグを行うことができる。更に、
Ｓ−RAM（10）をプログラムのメモリとして使うため、E
P−ROM等に較べて、高速の読み出しができ、高速動作す
る実際のDSPシステムと同じ速度でデバッグが行えるこ
とになる。

第２図は、第１図に示された実施例のDSPシステム、
即ち、エバチップを使用したデバッグ装置を示すブロッ
ク図であり、（26）は第１図に示されたDSPシステムの
エバチップ、（27）はエバチップを制御するマイクロコ
ンピュータ、（28）は、デバッグするためのプログラ
ム、及び、DSPシステムに必要な各種データを記憶する
メモリである。

マイクロコンピュータ（27）は、入力レジスタ（19）
に同期信号CPとデータを与えると共に切換制御回路（1
8）にリセット信号RESETを与える。即ち、マイクロコン
ピュータ（27）は、リセット信号RESETをエバチップ（2
6）に与え、前述した如く、Ｓ−RAM（10）にデータを書
き込むためのROM（11）内のプログラムを起動させた
後、メモリ（28）からデバッグするプログラムの一部を
読み出し、同期クロックCPと共にデータ入力端子（25）
に印加する。これにより、Ｓ−RAM（10）にはプログラ
ムが書き込まれる。エバチップ（26）に於いて、Ｓ−RA
M（10）に書き込まれたプログラムが実行されデバッグ
が終了すると、マイクロコンピュータ（27）は、再びリ
セット信号RESETを与えて、同様に、メモリ（28）に記
憶されたデバッグされる次のプログラムを読み出してエ
バチップ（26）に与える。これを繰り返えすことによ
り、メモリ（28）に記憶されたプログラムのすべてのデ
バッグが行われる。

また、マイクロコンピュータ（27）は、Ｓ−RAM（1
0）に書き込まれたプログラム実行中に、必要に応じ
て、DSPシステムが必要とするデータを同じ入力端子（2
5）及び入力レジスタ（19）を介して与えることができ
る。

従って、第２図のデバック装置によれば、エバチップ
（26）とマイクロコンピュータ（27）との配線数が従来
のものに較べて大幅に少なくすることが可能であり、ま
た、エバチップ（26）にリアルタイムでプログラム、即
ち、命令を与える必要もなくなるので、メモリ（28）に
EP−ROMあるいはEEP−ROM等の読み出し速度の遅いメモ
リも使用することができる。

（ト）発明の効果 上述の如く本発明によれば、外部から印加される命令
を内部に取り込みＳ−RAMに書き込むためのプログラム
を記憶する小容量のROMと、実際のDSPシステムの動作を
行うプログラムを記憶するＳ−RAMを有しているので、
命令を印加する端子及びアドレスデータを取り出す端子
が不要になり、更に、Ｓ−RAMをプログラムメモリに使
用するので動作速度を実際のDSPシステムと同じにする
ことができるものである。更に、Ｓ−RAM、及び、ROMの
容量も大きくする必要がなくなり、チップ面積を変えず
にDSPシステムのエバチップを実現することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたDSPシステムを用いたデバッグ装置のブ
ロック図、第３図はDSPシステムのブロック図である。 （10）……Ｓ−RAM、（11）……ROM、（12）……プログ
ラムカウンタ、（13）……アドレスレジスタ、（14）…
…第１のマルチプレクサ、（15）……第２のマルチプレ
クサ、（16）……インストラクションレジスタ、（17）
……インストラクションデコーダ、（18）……切換制御
回路、（19）……入力レジスタ、（20）……データバ
ス。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−122833（ＪＰ，Ａ) 特開 昭58−75254（ＪＰ，Ａ) 特開 昭58−168157（ＪＰ，Ａ) 特開 昭63−46548（ＪＰ，Ａ) 特開 昭62−131362（ＪＰ，Ａ) 実開 昭63−9651（ＪＰ，Ｕ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】演算回路、乗算回路、データ記憶回路等か
   ら構成された信号処理回路（３、４、５、７）と、該信
   号処理回路（３、４、５、７）の動作を命令に基いて制
   御する制御回路（16、17）とを有するワッチップデジタ
   ル信号処理装置のデバッグ装置に於いて、前記信号処理
   回路（３、４、５、７）の動作を制御する一連の命令全
   体の一部の命令が書き込まれるスタティックメモリ（Ｓ
   −RAM）（10）と、該Ｓ−RAM（10）に外部からシリアル
   に供給される前記命令を書き込むためのプログラムを記
   憶するリード・オンリ・メモリ（ROM）（11）と、前記
   Ｓ−RAM（10）及びROM（11）の読み出しアドレスを指定
   するプログラムカウンタ（12）と、前記Ｓ−RAM（10）
   の書き込みアドレスを指定するアドレスレジスタ（13）
   と、前記プログラムカウンタ（12）とアドレスレジスタ
   （13）の出力を切換えて前記Ｓ−RAM（10）に印加する
   第１のマルチプレクサ（14）と、前記Ｓ−RAM（10）か
   ら読み出された命令と前記ROM（11）から読み出された
   プログラムを切換えて前記制御回路（16、17）に印加す
   る第２のマルチプレクサ（15）と、外部からの初期設定
   信号及び前記アドレスレジスタ（13）のオーバーフロー
   信号に応じて前記第１及び第２のマルチプレクサ（14、
   15）を制御する切換制御回路（18）と、を備え、前記初
   期設定信号が発生した時、前記切換制御回路（18）の出
   力に応じて、前記アドレスレジスタ（13）を前記第１の
   マルチプレクサ（14）を介して前記Ｓ−RAM（10）と接
   続すると共に前記ROM（11）を前記第２のマルチプレク
   サ（15）を介して前記制御回路（16、17）と接続するこ
   とにより、前記プログラムカウンタ（12）で指定された
   前記ROM（11）のアドレスからプログラムを読み出して
   実行し、前記アドレスレジスタ（13）をインクリメント
   し、前記アドレスレジスタ（13）が指定する前記Ｓ−RA
   M（10）のアドレスに外部から印加された前記命令を書
   き込み、前記Ｓ−RAM（10）への書き込みが終了して前
   記アドレスレジスタ（13）が前記オーバーフロー信号を
   発生した時、前記切換制御回路（18）の出力に応じて、
   前記プログラムカウンタ（12）を前記第１のマルチプレ
   クサ（14）を介して前記Ｓ−RAM（10）と接続すると共
   に前記Ｓ−RAM（10）を前記第２のマルチプレクサ（1
   5）を介して前記制御回路（16、17）と接続することに
   より、前記プログラムカウンタ（12）で指定されたアド
   レスから前記Ｓ−RAM（10）に書き込まれた前記命令を
   読み出してデバッグを実行し、前記Ｓ−RAM（10）の全
   アドレスに書き込まれた命令の実行が終了した時、前記
   初期設定信号を再び発生して前記Ｓ−RAM（10）への一
   連の命令全体の一部の命令の書き込み及び書き込まれた
   命令を読み出して実行することによるデバッグを繰り返
   し、ワンチップデジタル信号処理回路の動作を制御する
   一連の命令全体を分割して前記Ｓ−RAM（10）に書き込
   み、書き込まれた命令を実行することにより前記信号処
   理回路（３、４、５、７）の動作を制御する一連の命令
   のデバッグを実行することを特徴とするワンチップデジ
   タル信号処理装置のデバッグ装置。