JPS63163533A - マイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピュータに関し、特に、アキュ
ムレータの値等による呼び出しサブルーチンの選択を、
簡単なプログラムで行えるようにするマイクロコンピュ
ータの外部回路に関するものである。

〔従来の技術〕

マイクロコンピュータによって処理を行う場合、アキュ
ムレータの値等の条件によって実行すべきサブルーチン
を選択することが必要となる場合がある。このようなと
き、第４図のフローチャートで示したような形でサブル
ーチンの選択を行うのが最も効率が良い。すなわち、ア
キュムレータＡｃｃＯ値を調べ（ステップ４１）、それ
が例えば１であれば２１０Ｈ（Ｈは１６進表示であるこ
とを示す）番地に格納されているサブルーチンを呼び出
す（ステップ４２）。また、アキュムレータＡｃｃの値
がｎのときはｍｍ’　番地のサブルーチンを呼び出す（
ステップ４３）。

しかし、従来の８ビツト・マイクロコンピュータは、ア
キュムレータの値によって呼び出すべきサブルーチンを
選択するという命令を持っていないので、この処理を第
４図のフローチャートで示したような形で実行すること
はできない。そのため、従来は第５図に示したフローチ
ャートにもとづいてサブルーチンの選択を行っていた。

この方法では、アキュムレータＡｃｅの値を比較命令で
逐次調べ（ステップ５０１〜５０５）、値が一致したと
き、サブルーチンの呼び出しを行う（ステップ５０６〜
５１０）。

第６図のフローチャートはもう一つの方法を示している
。この方法では、各プログラムの先頭番地が格納された
テーブルを設け、アキュムレータの値によってこのテー
ブルを引き、実行すべきプログラムの先頭番地を得るよ
うになっている。すなわち、まずＢＣレジスタペアに上
記テーブル、つまりジャンプテーブルの先頭アドレスを
セントしくステップ６０１）、ＨＬレジスタペアにはア
キュムレータの内容（分岐先アドレスの番号）をセット
する（ステップ６０２）。次に、ＨＬレジスタベアの値
を２倍し、これにＢＣレジスタベアの値を加算する（ス
テップ６０３，６０４）。これにより、ＨＬレジスタベ
アには分岐先アドレスの下位アドレスが入るので、ＨＬ
レジスタペアのさすメモリ番地の−内容をＣレジスタに
格納する（ステップ６０５）。さらに、ＨＬレジスタベ
アの値に１を加え（ステップ６０６）、その値がさすメ
モリ番地の内容、すなわち分岐先アドレスの上位アドレ
スをＨレジスタに入れる（ステップ６０７）。Ｃレジス
タの内容をＬレジスタに入れることにより　（ステップ
６０８）、ＨＬレジスタベアに分岐先のアドレスが得ら
れる。そして、この分岐先のプログラム実行後の戻り番
地（ＲＴＮＡＤ）をＤＥレジスタベアにセットしくステ
ップ６０９）、プログラムカウンタにＨＬレジスタペア
の値を入れ、処理を分岐させる（ステップ６１０）。な
お、第６図にはフローチャートと共にこれに対応する実
際のプログラムをも示した。０内に示した数字は各命令
を実行するのに必要なステート数である。この処理に必
要な総ステート数は８１である。

〔発明が解決しようとする問題点〕

上述した従来のマイクロコンピュータは、アキュムレー
タの値によって実行すべきサブルーチンを選択する場合
、アキュムレータの値によって呼び出すべきサブルーチ
ンを選択するという命令を持っていないので、第５図ま
たは第６図のフローチャートで示したような方法によっ
てプログラムの選択を行う。

しかし、第５図の方法では、選択すべきサブルーチンの
数が多くなると、サブルーチンを選択して呼び出すまで
の平均時間が増大するという欠点がある。

一方、第６図の方法では、分岐する番地の数にかかわら
ず、処理を分岐させるまでの時間は一定であるが、多数
のレジスタを使用して処理が複雑であり、また、処理時
間も長いという欠点がある。

本発明の目的は、このような欠点を除去し、簡単なプロ
グラムで条件分岐を素早く実行することを可能とするマ
イクロコンピュータの外部回路を提供することにある。

Ｃ問題点を解決するための手段〕 本発明は、中央処理装置と命令コードを格納する第１の
メモリとを有するマイクロコンピュータにおいて、 サブルーチンのアドレスを格納する第２のメモリと、 前記中央処理装置が、呼び出すべきサブルーチンを指定
するデータを書き込み、このデータをもとに前記第２の
メモリにアドレスを出力するアドレス制御手段と、 前記中央処理装置が前記第１のメモリから、サブルーチ
ン呼び出し命令の命令コードを読み込むタイミングを検
出するデータ検出手段と、このデータ検出手段が前記タ
イミングを検出したとき、このタイミングに続く２つの
メモリ読み出しサイクルで、前記第１のメモリの読み出
しを禁止し、前記第２のメモリに、このメモリに格納さ
れているデータを前記中央処理装置に出力させるメモリ
制御手段とを有することを特徴とする。

〔実施例〕

次に本発明の一実施例について図面を参照して説明する
。第１図に本実施例の回路図を示す。このマイクロコン
ピュータは次の（イ）〜（ワ）の回路要素を備えている
。

（イ）中央処理装置１゜ （ロ）中央処理装置１を動作させるためのクロックを中
央処理装置１に出力するクロック回路２゜（ハ）中央処
理装置１を動作させるプログラムを格納するプログラム
格納用ＲＯＭ８゜ （ニ）中央処理装置ｌの処理に必要なデータ等を格納す
るＲＡＭ７゜ （ホ）中央処理装置１がサブルーチンの番号を○ＵＴ命
令等で書き込むアドレス指定回路５゜（へ）サブルーチ
ンのアドレスを格納し、アドレス指定回路５が出力する
アドレスを受けてサブルーチンのアドレスを出力するサ
ブルーチンテーブルＲＯＭ６゜ （ト）サブルーチンテーブルＲＯＭ６からのサブルーチ
ンのアドレスをデータバス１７を介して中央処理装置１
に送るバスバッファ９゜ （チ）中央処理装置１がプログラム格納用ＲＯＭ８から
フェッチするコール命令を監視し、アドレス指定回路５
、サブルーチンテーブルＲＯＭ６、プログラム格納用Ｒ
ＯＭ８、バスバッファ９を制御′１１する信号を出力す
るコール命令コントロール回路３゜ （す）コール命令コントロール回路３、アドレス指定回
路５、ＲＡＭ７、プログラム格納用ＲＯＭ８を制御する
Ａｃｃ書き込みパルス、ＲＡＭ　　Ｃ３、ＲＯＭ　　Ｃ
３を出力するアドレスデコーダ４゜（ヌ）コール命令コ
ントロール回路３およびアドレスデコーダ４からの信号
によりプログラム格納用ＲＯＭ８を制御する信号を出力
するゲー１−１５．１６゜（ル）中央処理装置１がアド
レスデコーダ４、ＲＡＭ７、およびプログラム格納用Ｒ
ＯＭ　８にアドレスを与えるためのアドレスバス１８゜
（ヲ）中央処理装置１がアドレスデコーダ４、ＲＡＭ７
、プログラム格納用ＲＯＭ８、およびコール命令コント
ロール回路３にコントロール信号を供給するためのコン
トロールバス１９゜（ワ）中央処理装置１がプログラム
格納用ＲＯＭ８、ＲＡＭ７、コール命令コントロール回
路３、アドレスＩ旨定回路５、およびバスバッファ９と
の間でデータのやり取りを行うためのデータバス１７゜
次に、アキュムレータの値によってサブルーチンを選択
する場合を例にとって動作を説明する。

このマイクロコンピュータはサブルーチンの選択を第４
図のフローチャートで示した処理方法で実行する。サブ
ルーチンテーブルＲＯＭ６には、第３図に示すように、
２バイトで表されるサブルーチンのアドレスが下位アド
レスと上位アドレスとに分けて格納されている。例えば
、ｎ番目のサブルーチンのアドレスは、その下位アドレ
スｍ゛　は２ｎ番地に、上位アドレスｍは２ｎ＋１番地
に格納されている（ただし、ｎはＯから数えるものとす
る）。

中央処理装置１はまずＯＵＴ命令等でアドレスデコーダ
４を介してアドレス指定回路５にローレベルのパルスを
送り、アキュムレータの値、すなわちサブルーチンの番
号をデータバス１７を通してアドレス指定回路５に書き
込む。アドレス指定回路５はレジスタとカウンタとによ
り構成されており、中央処理装置１が書き込んだ値を左
に１ビツトシフトして（つまり、２倍して）出力する。

この出力はサブルーチンテーブルＲＯＭ６にアドレスと
して与えられる。

アドレス指定回路５に送られた上記ローレベルのパルス
はコール命令コントロール回路３の起動入力にも入力さ
れている。このパルスによりコール命令コントロール回
路３は起動され、中央処理装置１が°プログラム格納用
ＲＯＭ８からフェッチするＣＡＬＬ命令（サブルーチン
呼び出し命令）の監視を開始する。中央処理装置１がＣ
ＡＬＬ命令を実行する場合、（１）ＣＡＬＬ命令の命令
コード、（２）サブルーチンの下位アドレス、（３）サ
ブルーチンの上位アドレスの３バイトをプログラム格納
用ＲＯＭ８から順次フェッチする。コール命令コントロ
ール回路３は中央処理装置１が（１）のサイクルでＣＡ
ＬＬ命令の命令コードをフェッチしたことを検出すると
、これに！＜（２）および（３）のサイクルに同期して
ローレベルのパルスを出力Ｚからそれぞれ出力する。

これらのパルスによって、サブルーチンテーブルＲＯＭ
６およびバスバッファ９はアクティブとなり、サブルー
チンテーブルＲＯＭ６はバスバッファ９に、バスバッフ
ァ９はデータバス１７にデータを出力する。一方、これ
らのパルスはゲート１５゜１６を通してプログラム格納
用ＲＯＭ８に入力され、そのＣ３端子をハイレベルとす
る。従って、プログラム格納用ＲＯＭ８はこの時ノンア
クティブとなり、データバス１７にデータを出力しない
。

コール命令コントロール回路３が最初のパルスを出力す
ると、サブルーチンテーブルＲＯＭ６は、そのＣ８端子
がローレベルとなるのでアドレス指定回路５から与えら
れたアドレスのデータ、すなわちサブルーチンの下位ア
ドレスを出力する。例えば、中央処理装置１がアドレス
指定回路５に書き込んだサブルーチンの番号がｎであっ
たとすると、サブルーチンテーブルＲＯＭ６に与えられ
るアドレスは２ｎとなり、従って、サブルーチンテーブ
ルＲＯＭ６はサブルーチンの下位アドレスｍ′を出力す
る。このアドレスはパスバッファ９を介してデータバス
１７に出力され、中央処理装置１はこれを読み込む。ま
た、アドレス指定回路５はこの最初のローレベルパルス
をＩＮＣパルスとして受け、その立ち上がりで内部のカ
ウンタを歩進させる。これによりアドレス指定回路５の
出力値には１が加算される。すなわち、サブルーチンテ
ーブルＲＯＭ６に与えられるアドレスは２ｎ＋１となる
。

次に、コール命令コントロール回路３が２番目のパルス
を出力すると、サブルーチンテーブルＲＯＭ６にはアド
レスとして２ｎ＋１が与えられているので、サブルーチ
ンテーブルＲＯＭ６はアドレス２ｎ＋１の内容量を出力
する。このアドレスも最初のパルスの場合と同様にして
中央処理装置１に読み込まれる。このようにして中央処
理装置１はＣＡＬＬ　　ｍｍ’　というサブルーチン呼
び出し命令を実行することになる。

次に、本実施例で重要な役割を果たすコール命令コント
ロール回路３について詳しく説明する。

第２図にその回路図を示す。この回路は次の（力）〜（
））の回路要素によって構成されている。

（力）Ａｃｃ値書き込みパルスを＄入力で受け、このパ
ルスが入力されるとローレベルの信号をσ出力から出力
するフリップフロップ１３゜（ヨ）フリ・ノブフロップ
１３の出力をＥ端子で受け、これがローレベルのときイ
ネーブルされ、コントロールバス１９からの制御信号を
デコードして命令コードフェ・ノチ信号をｙｏ端子から
出力し、メモリリード信号をｙ、端子から出力するデコ
ーダ１０゜（り）デコーダ１０の出力をＥ端子で受け、
これがローレベルのときイネーブルされ、データバス１
７の値がＣＡＬＬ命令の命令コードと一致したとき、ロ
ーレベルの信号を出力端子から出力するマグニチュード
コンパレータ１１゜ （し）マグニチュードコンパレータ１１が出力する上記
ローレベルの信号を３入力で受けてご出力からローレベ
ルの信号を出力し、マグニチュードコンパレータ１１が
ハイレベルの信号を出力したとき、ハイレベルの信号を
出力するフリップフロップ１４゜（ソ）フリップフロッ
プ１４のＲ入力に信号を与え、これを制御するゲート２
０．２１．２２゜（ツ）フリップフロップ１４の出力に
、デコーダ１０からのメモリリード信号によってゲート
をかけるゲート２３゜ （ネ）ゲート２３からのパルスをカウンタＩＮＣパルス
として受け、これが２つ入力されたとき、フリップフロ
ップ１３をリセットするパルスをゲート２５を介してそ
のＲ入力に出力し、またフリップフロップ１４をリセッ
トするパルスを出力するカウンタ１２゜ （つ）Ａｃｃ値書き込みパルスまたはカウンタ１２自身
の出力パルスをクリア端子ＣＬに入力し、カウンタ１２
をクリアするゲート２４゜ （））カウンタ１２の出力を反転させるゲート２５゜こ
の回路は次のように動作する。中央処理装置１がアドレ
ス指定回路５にアキュムレータ値を書き込むと、その書
き込みパルスによりフリップフロップ１３がセットされ
、そのご出力がローレベルとなってデコーダ１０が動作
状態となる。また、カウンタ１２はこの書き込みパルス
によってクリアされる。デコーダ１０はコントロールバ
ス１９からのデータをデコードし、中央処理装置１の命
令コードフェッチ時にはｙ０出力にローレベルの命令コ
ードフェッチ信号を、メモリリード時にはｙ１出力にロ
ーレベルのメモリリード信号を出力する。

マグニチュードコンパレータ１１は、中央処理装置Ｉが
命令コードをフェッチし、デコーダ１０のｙ０出力がロ
ーレベルとなったとき動作状態となる。

そして、この時データバス１７の値がＣＡＬＬ命令の値
と一致していればローレベルの信号を出力し、フリップ
フロップ１４をセットする。一方、一致しない場合には
ハイレベルの信号を出力する。この時、この信号と、デ
コーダ１０からの命令コードフェッチ信号をゲート２０
で反転させた信号とのアンドがデータ２１で成立するの
で、そのローレベルの出力がゲート２２を通してフリッ
プフロップ１４の戻入力に入力されフリップフロップ１
４はリセットされる。

一致の場合には上述のようにフリップフロップエ４がセ
ットされ、そのσ出力はローレベルとなる。

そして、命令コードのフェッチに続く２つのメモリリー
ドサイクルでデコーダ１０からメモリリード信号が出力
されたとき、ゲート２３でアンドが成立し、出力Ｚから
ローレベルのパルスが出力される。

これらのパルスはカウンタＩＮＣパルスとしてカウンタ
１２のトリガ端子に入力されており、カウンタ１２が２
つのパルスを計数しおわると、その出力によりフリップ
フロップ１３．１４がリセットされる。カウンタ１２の
出力はゲート２４を介して自身のクリア端子ＣＬにも入
力されているので、カウンタ１２もリセットされ、この
回路の動作が終了する。

〔発明の効果〕

以上説明したように本発明のマイクロコンピュータは、
複数のサブルーチンの先頭アドレスを格納する専用のメ
モリと、呼び出すサブルーチンの番号によってこのメモ
リにアドレスを与えるアドレス制御回路とを持ち、中央
処理装置はＣＡＬＬ命令を実行するとき、このメモリか
らサブルーチンの先頭アドレスをフェッチしてサブルー
チンを呼び出せる構成となっている。

従って、このマイクロコンピュータでは、呼び出すサブ
ルーチンの番号を上記アドレス制御回路に与えるだけで
サブルーチンを呼び出すことができ、サブルーチンの選
択を第４図に示したフローチャートの処理形式で非常に
効率良く実行できる。

実際の数値を用いて比較すると、このようなサブルーチ
ン呼び出しに必要な命令はＯＵＴ命令とＣＡＬＬ命令の
２つだけである。従って、これらを実行するのに必要な
総ステート数は２７ステートである（ＯＵＴ・・・１０
ステート、ＣＡＬＬ・・・１７ステート）。これに対し
、従来のマイクロコンピュータでは、第５図のフローチ
ャートを実行したとすると、総ステート数は７ｎ＋１０
（ｎ−１）＋２７となるので（ｎは比較の回数、比較命
令・・・７ステート、一致しないとき次の比較に進む・
・・１０ステート、一致したとき分岐後ＣＡＬＬ・・・
２７ステート）、例えばｎ＝３とすると総ステート数は
６８となる。ｎが大きくなれば、この値はさらに大きく
なる。また、第６図のフローチャートを実行する場合に
は８１ステート必要となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図の実施例の一部を詳しく示す回路図、 第３図は第１図の実施例で用いるサブルーチンテーブル
ＲＯＭの内容を示すメモリマツプ、第４図、第５図、第
６図はサブルーチンを選択して呼び出す場合の処理を表
すフローチャートである。 １・・・・・中央処理装置 ２・・・・・クロック回路 ３・・・・・コール命令コントロール回路４・・・・・
アドレスデコーダ ５・・・・・アドレス指定回路 ６・・・・・サブルーチンテーブルＲＯＭ７・・・・・
ＲＡＭ ８・・・・・プログラム格納用ＲＯＭ ９・・・・・パスバッファ １０・・・・・デコーダ １工・・・・・マグニチュードコンパレータ１２・・・
・・カウンタ １３．１４　　・・・フリップフロップ１５．１６，２
０，２１，２２，２３，２４．２５　　・・・ゲート１
７・・・・・データパ′ス １８・・・・・アドレスバス １９・・・・・コントロールバス 代理人　弁理士　　岩　佐　　義　幸 第２図 第３図 第 （６）　　　　　　ｋイ立をさす ・−ＬＤ　Ｈ，（ＨＬ）　　　　　Ｈに分岐先アト°レ
スの（７）　　　　上位がはいる ６図

Claims (1)

【特許請求の範囲】
1. （１）中央処理装置と命令コードを格納する第１のメモ
   リとを有するマイクロコンピュータにおいて、 サブルーチンのアドレスを格納する第２のメモリと、 前記中央処理装置が、呼び出すべきサブルーチンを指定
   するデータを書き込み、このデータをもとに前記第２の
   メモリにアドレスを出力するアドレス制御手段と、 前記中央処理装置が前記第１のメモリから、サブルーチ
   ン呼び出し命令の命令コードを読み込むタイミングを検
   出するデータ検出手段と、 このデータ検出手段が前記タイミングを検出したとき、
   このタイミングに続く２つのメモリ読み出しサイクルで
   、前記第１のメモリの読み出しを禁止し、前記第２のメ
   モリに、このメモリに格納されているデータを前記中央
   処理装置に出力させるメモリ制御手段とを有することを
   特徴とするマイクロコンピュータ。