JPS6156820B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、専用ハードで構成されたシーケン
ス命令実行用の第１のCPUと、マイクロプロセ
ツサで構成されたデータ演算命令実行用の第２の
CPUとを備え、ユーザプログラムから読出され
た命令の種類に応じて、両CPUを使い分け、処
理速度を高速化し得るようにしたプログラマブ
ル・ロジツク・コントローラ（以下、これをPLC
という）に関する。

専用ハードで構成されたシーケンス命令実行用
の第１のCPUと、マイクロプロセツサで構成さ
れたデータ演算命令実行用の第２のCPUとを備
え、LRD、AND、OR、OUT等のシーケンス命
令に対しては、ビツト処理に優れた第１のCPU
を使用し、これに対してADD、SUB、COMP等
のデータ演算命令に対しては第２のCPUのイン
タプリタ機能を使用し、これにより命令実行速度
を高速化するようにしたPLCは既に知られてい
る。

この種のPLCにおいては、第１のCPUによつ
てプログラムメモリをアドレツシングする場合に
は、専用のプログラムカウンタが使用され、これ
に対して第２のCPUでプログラムメモリをアド
レツシングする場合には、第２のCPUのアドレ
スバスに対して、プログラムメモリ用のアドレス
信号を直接に送出し、これをプログラムメモリの
アドレス端子に供給するように構成されている。

他方、第１のCPUと第２のCPUとのいずれに
対して命令実行権を与えるかについては、ユーザ
プログラムカウンタから逐次読出される命令の種
類を判別し、この判別結果によつて、自動的に前
記２つのCPUのいずれかに対して命令実行権を
付与するように構成されている。

ここで、周知の如くこの種のPLCにおいて使用
されるADD、SUB、COMP等のデータ演算命令
は、複数語の形でユーザプログラムメモリに格納
されている。従つて、前述の如くユーザプログラ
ムからこれらデータ演算命令の第１語目が読出さ
れたことに基づいて、命令実行権が第１のCPU
から第２のCPUへと移行された場合には、第２
のCPUにおいては引き続き当該演算命令の第２
語以下を順次取込まなければならない。ところが
前述の如く、第１のCPUによるプログラムメモ
リのアドレツシング操作は、専用のプログラムカ
ウンタによつて行われているため、当該時点にお
けるプログラムカウンタの内容は、第２のCPU
では知ることができない。そこで、第２のCPU
が、２語目以下の命令語をプログラムメモリから
読出すためには、その時点におけるプログラムカ
ウンタの内容を一旦第２のCPUに取込んでその
内容を１つ歩進させてアドレスバスに送出する必
要があり、その結果第２のCPUにはこれらのア
ドレスデータを取込むために余分なポート数を必
要とし、またアドレスデータの取込み、認識処理
等によつて、処理速度が低下する等の問題があ
る。

この発明は、上記の問題を解決するためになさ
れたもので、その目的とするところは、この種の
PLCにおいて、第１のCPUから第２のCPUへと
命令実行権が移行された場合において、プログラ
ムカウンタの内容を第２のCPUに取込むことな
く、直ちに当該データ演算命令の第２語目以下を
アドレツシングすることができるようにしたPLC
を提供することにある。すなわち、この発明は専
用ハードで構成されたシーケンス命令実行用の第
１のCPUと、マイクロプロセツサで構成された
データ演算命令実行用の第２のCPUと、シーケ
ンス命令と複数語で構成されるデータ演算命令と
が格納されるプログラムメモリと、前記プログラ
ムメモリから読出される命令がシーケンス命令で
ある場合には、前記第１のCPUに命令実行権を
与え、かつデータ演算命令である場合には、前記
第２のCPUに命令実行権を与える実行権付与制
御手段とを備え、前記実行権付与制御手段で、前
記第２のCPUに命令実行権が付与された場合に
は、前記プログラムメモリの相連続するアドレス
に複数語で格納されたデータ演算命令を、第２の
CPUに順次取り込むようにしたプログラマブ
ル・ロジツク・コントローラにおいて； 前記第１のCPUから各命令実行完了の度に出
力される命令実行完了信号、または前記第２の
CPUから出力されるプログラムメモリ用のアク
セス信号で択一的に歩進され、かつその出力で前
記プログラムメモリがアドレス指定されるプログ
ラムカウンタを設け； 前記実行権付与制御手段で、前記第１のCPU
に命令実行権が付与された場合には、前記第１の
CPUから出力される命令実行完了信号でプログ
ラムカウンタを歩進させ； 前記実行権付与制御手段で、前記第２のCPU
に命令実行権が付与された場合には、前記第２の
CPUから、前記プログラムカウンタに対して、
所定回数だけアクセス信号を送出し、データ演算
命令を構成する各語を、第２のCPUに取込むよ
うに構成したことを特徴とするものである。

以下に、この発明の好適な一実施例を添付図面
に従つて説明する。

第１図は、この発明に係わるPLCの全体構成を
示すブロツク図である。

同図において、プログラムカウンタ（以下PC
という）１は、ユーザプログラムのスキヤン中に
おいては、後述するユーザメモリをアドレツシン
グするように構成されている。そして、このPC
１は、後述する第１のCPUから出力されるPC＋
１信号または後述するアドレスデコーダから出力
されるUMS信号によつて歩進制御されるように
構成されている。

第１のマルチプレクサ（以下MPXという）２
は、後述する第２のCPU５のアドレスバスと、
PC１の計数出力とを、択一的にユーザメモリの
アドレス入力へ供給するもので、この第１の
MPX２は、第２のCPU５から出力されるSCAN
信号の“０”によつて、PC１側にセレクトされ
る。

ユーザプログラムメモリ（以下これをUMとい
う）３内には、ユーザプログラムが格納されてお
り、周知の如く、ADD、SUB、COMP等のデー
タ演算命令は、相連続するアドレスに複数語の形
で格納されている。

第１のゲート回路４は、後述する第２のCPU
がUM３をアクセスする時に、UM３のデータ端
子を第２のCPUのデータバスに接続するための
もので、この第１のゲート回路４は、前述した信
号UMSが“０”の時に開くように構成されてい
る。

第２のCPU５は、マイクロプロセツサで構成
され、システムモニタ制御及びプログラムスキヤ
ン時は、データ演算命令を実行するように構成さ
れている。この第２のCPU５は、HALT信号が
“０”の場合には、HALT状態となつて、動作が
禁止され、アドレスバス、データバスは、フロー
テイング状態となる。また、第２のCPU５から
後述する第１のCPU１５へ実行権を移行する場
合には、第２のCPU５から発せられるBEGN信号
により、HALT信号が“０”となる。（BEGN信
号“０”→“１”の変化により、Ｆ／F2がリセ
ツトされ、HALT信号は“０”となる。） アドレスデコータ６は、第２のCPU５のアド
レスバスを受け取り、メモリマツプに従つて各メ
モリセレクト信号を発生する。第２のCPU５が
HALT状態のときは、いずれのメモリチツプセレ
クト信号も、イネーブルとはならない。

第２のマルチプレクサ（以下、MPXという）
７は、第２のCPU５のアドレスバスと、後述す
る命令レジスタ１２にセツトされたｉ／ｏアドレ
スとのマルチプレクサで、SCAN信号が“０”
で、命令レジスタにセツトされたｉ／ｏアドレス
がセレクトされる。

IOメモリ（以下、これをIOMという）８のチ
ツプイネーブル端子CEの信号は、アドレスデコ
ーダ６の出力信号IOMSが“０”の状態か、また
は第２のCPU５から出力される信号SCANが
“０”（プログラムスキヤン中）であつて、かつ信
号HALTが“０”（CPU１命令実行中）の条件で
アクテイブとなる。

第３のマルチプレクサ（以下、MPXという）
９は、第２のCPU５から出力されるＲ／Ｗ信号
と、第１のCPU１５から出力されるＲ／Ｗ信号
とのマルチプレクサで、この第３のMPX９は、
SCAN信号が“０”の状態において、第１のCPU
１５から出力されるＲ／Ｗ信号を選択する。

ROM１０には、このPLC全体の制御を司るシ
ステムプログラムが格納されている。

RAM１１は、このPLCのシステムプログラム
を実行する際、ワーキングメモリとして使用され
る。

パイプラインレジスタ（以下、PLRという）１
２は、OPコード部とＩ／Ｏアドレス部で構成さ
れ、UM３の内容をラツチするように構成されて
いる。

OPコードデコータ１３は、PLR１２のOPコー
ド部から出力されるOPコードを、所定の規則に
従つてデコードし、命令内容に応じたビツト信号
を得るものである。

制御ポート１４は、PLRの出力を第２のCPU
に読込ませるためのゲート回路として動作する。

第１のCPU１５は、シーケンスリレー回路を
構成する接点、コイル機能に対応するシーケンス
命令を実行するもので、この第１のCPU１５が
命令を実行している間は、第２のCPU５は、
HALT状態にある。

第２のゲート回路１６は、第２のCPU５が、
IOM８をアクセスする時に、IOM８を第２の
CPUのデータバスに接続するもので、この第２
のゲート回路１６は、アドレスデコータ６の
IOMS信号が“０”の時に開くように構成されて
いる。

入出力回路１７は、システムプログラムに従つ
て、入力回路の内容をIOM８へ、またIOMの内
容を出力回路へ転送する、いわゆるｉ／ｏリフレ
ツシユ動作を実行すりるためのもので、アドレス
デコーダ６のiOS信号が“０”の時にｉ／ｏリフ
レツシユが可能となる。

次に、以上説明したPLCの動作を順次説明す
る。まず、イニシヤル処理を簡単に説明する。

電源が投入されると、第１のCPU１５から発
せられるRES信号により、Ｆ／Ｆ２がセツト
（HALT＝１）され、第２のCPU５はHALTが解
除されて動作可能となる。（第１図参照）そし
て、第２のCPU５は、第２図に示すフローチヤ
ートのプログラムスキヤン実行の前まで、プログ
ラムを実行する。第３図は、PC１の計数出力０
によつて、UM３の０番地の内容をPLR１２にセ
ツトするタイミングを示している。UM３の内容
をダミーリードすることにより、アドレスデコー
ダの出力UMSの前縁で、UM３の０番地の内容を
PLR１２にセツトし、後縁でPC１の内容を１つ
更新する。PLR１２は、命令レジスタで、パイプ
ライン方式とすることにより、命令の処理速度の
向上を図つている。命令をPLR１２にセツトした
のち、PC１を更新する。

イニシヤル処理が終了すると、第２のCPU５
は、第１のCPU１５へ実行権を移すために、
BEGN信号を発し、これにより第１図に示すＦ／
Ｆ２がリセツトされ、HALTの内容は“０”とな
り、第２のCPU５は、動作を停止し、実行権は
第１のCPU１５へ移行する。かくして、第１の
CPU１５は、HALT“０”、SCAN“０”の条件
により、プログラムスキヤンの実行開始が可能と
なる。（第３図参照） 次に、プログラムスキヤン動作を説明する。電
源投入処理後、第１のCPU１５に実行権が移行
されると、UM３から順次出力されるデータは、
PLR１２にセツトされる。そして、OPコード部
の出力はOPコードデコーダ１３でデコードさ
れ、LRD、AND、OR、OUT等のシーケンス命
令に対応するデコード出力は、第１のCPU１５
へと供給される。これに対して、ADD、SUB、
COMP、CONV等のデータ演算命令に対応するデ
コード出力は、NOR１を介してOR接続される。
（第１図参照） 次いで、PLR１２にセツトされた命令の内容
が、シーケンス命令である場合には、第１の
CPU１５がその命令を実行し、命令実行が完了
するとPC＋１信号を発生し、PC１を１つ更新す
る。これに対して、PLR１２にセツトされた命令
がデータ演算命令の場合には、NOR１出力が
“０”となり、トリガ信号TPによつてＦ／Ｆ１は
リセツトされ（Ｑ＝０）、同時にＦ／Ｆ２がセツ
トされて、HALT信号は“１”となり、第２の
CPU５はHALTを解除され、命令実行権は第２
のCPU５へと移行される。これと同時に、第１
のCPU１５は動作を停止する。（第１図及び第５
図参照） データ演算命令が、PLR１２にセツトされる
と、第２のCPU５はインタプリンタにより、信
号PLRSを“０”とし、制御ポート１４を開い
て、PLR１２の内容を第２のCPU５へと取込
む。信号PLRの前縁で、Ｆ／Ｆ１をセツトし（Ｑ
＝１）、Ｆ／Ｆ２のＳ入力を“１”とする。第２
のCPU５は、PLR１２の内容を読込むことによ
つて、PLR１３にセツトされた内容がデータ演算
命令であることを知り、インタプリタにより命令
を処理する。

これが、例えばADD命令とすれば、この命令
は４ワード構成になつており、被演算、演算、演
算結果アドレスを読込むために信号UMSを
“０”にし、第１のゲート回路４を開く。（第１
図、第５図、及び第８図参照） 信号UMSの前縁で、UM３の内容をPLR１２に
セツトし、後縁でPC１を更新する。また、UM３
をアクセスする度に、PLR１２とPC１とが更新
される。この時、PC１の内容は、PLR１２にセ
ツトされた内容の入つたUMアドレスより＋１先
行している。（第４図参照）例えば、ADD命令で
は、UM３を４回アクセスすると、次の命令が
PLR１２にセツトされる。すなわち、命令のワー
ド数と同じ数だけ、UM３をアクセスすれば良い
ことになる。命令の実行が終わると、第１の
CPU１５へ実行権を移すため、第２のCPU５は
信号BEGNを発する。（第５図、第８図参照） このように、シーケンス命令であれば第１の
CPU１５が実行し、データ演算命令であれば第
２のCPU５が実行する。（第７図参照）そして、
プログラムスキヤン時は、第１のCPU１５が、
イニシアテイブをとつている。また、PC１の更
新は、シーケンス命令であれば、第１のCPU１
５から出力される信号PC＋１によつて行なわ
れ、これに対してデータ演算命令であれば、アド
レスデコーダ６から出力される信号UMSの後縁
で行なわれる。

次に、本発明に係わるPLCの要部を更に詳しく
説明する。前述の如く、この発明に係わるPLCに
おいては、命令実行権が第２のCPU５に移行さ
れた場合、第２のCPU５は、UM３を複数回アク
セスするだけで、複数語命令を順次第２のCPU
に取込むことができる。これは、具体的には次の
ようにして行なわれる。

第６図にシステムメモリマツプの１例を示す。
それぞれのメモリは、アドレスデコーダ６のメモ
リセレクト信号により選択される。今仮に、第６
図に示すように、UM３のアドレス割り付けを、
＄2000〜＄3FFF（8KW）とする。

第２のCPU５のアドレスバスの０〜12ビツト
と、PC１の出力の０〜12ビツトは、第１図に示
す如く第１のMPX２へと並列に供給されてい
る。そして、SCAN信号が“０”の状態において
は、UM３のアドレス入力には、PC１からの12ビ
ツトが供給され、これに対して信号SCANの値が
“１”の場合には、UM３のアドレス入力には、
アドレスバスの０〜12ビツトが供給される。

他方、第２のCPUのアドレスバスの13〜15ビ
ツトは、アドレスデコーダ６に供給されており、
この13〜15ビツトの値がそれぞれ“０”、“０”、
“１”となると、信号UMSの値は“０”となる。
そして、この信号UMSによつて、UM３はチツプ
セレクトされ、また第１のゲート回路４は開状態
となる。

従つて、前述の如く命令実行権が第２のCPU
５に移行された場合には、信号SCANの値を
“０”とすると同時に、第２のCPUのアドレスバ
スの13〜15ビツトに対して、“０”、“０”、“１”
を送出しさえすれば、０〜12ビツトの値の如何に
係わらず、UM３はチツプセレクトされまた第１
のゲート回路１は開き、同時に、PC１は歩進制
御される。この結果、一々PC１の計数内容を第
２のCPUに取込まずとも、UM３の相連続するア
ドレスに記憶された複数語命令を、第１のゲート
回路４を介して順次第２のCPUへと取込むこと
ができるのである。

かくしてこの実施例に係るPLCによれば、命令
実行権が第１のCPU１５から第２のCPU５へと
移行された場合に、それまでのPC１の計数結果
を一々第２のCPU５へと読込まなくても、UM３
に記憶された当該データ演算命令の残りの各語
を、順次第２のCPUに即座に取り込むことがで
き、この結果第２のCPUにPC１の計数結果を読
込むためのに余分なポートを設けることが不要と
なり、第２のCPUにおいてそれまでのPC１の計
数結果を認識する処理のために要する時間を節約
することができ、この種２つのCPUを使用した
PLCの処理速度を著しく向上させることができる
のである。

以上の実施例の説明でも明らかなように、この
発明に係るPLCは、専用ハードで構成されたシー
ケンス命令実行用の第１のCPUと、マイクロプ
ロセツサで構成されたデータ演算命令実行用の第
２のCPUと、シーケンス命令と複数語で構成さ
れるデータ演算命令とが格納されるプログラムメ
モリと、前記プログラムメモリから読出される命
令がシーケンス命令である場合には、前記第１の
CPUに命令実行権を与え、かつデータ演算命令
である場合には、前記第２のCPUに命令実行権
を与える実行権付与制御手段とを備え、前記実行
権付与制御手段で、前記第２のCPUに命令実行
権が付与された場合には、前記プログラムメモリ
の相連続するアドレスに複数語で格納されたデー
タ演算命令を、第２のCPUに順次取り込むよう
にしたプログラマブル・ロジツク・コントローラ
において； 前記第１のCPUから各命令実行完了の度に出
力される命令実行完了信号、または前記第２の
CPUから出力されるプログラムメモリ用のアク
セス信号で択一的に歩進され、かつその出力で前
記プログラムメモリがアドレス指定されるプログ
ラムカウンタを設け； 前記実行権付与制御手段で、前記第１のCPU
に命令実行権が付与された場合には、前記第１の
CPUから出力される命令実行完了信号でプログ
ラムカウンタを歩進させ； 前記実行権付与制御手段で、前記第２のCPU
に命令実行権が付与された場合には、前記第２の
CPUから、前記プログラムカウンタに対して、
所定回数だけアクセス信号を送出し、データ演算
命令を構成する各語を、第２のCPUに取込むよ
うに構成したことを特徴するものであるから、ユ
ーザプログラムメモリをスキヤン中にデータ演算
命令の如き複数の命令が読出された場合において
も、第１のCPUから第２のCPUへの命令実行権
移行に際して、直ちに当該複数語命令を順次第２
のCPUに取込むことが可能となつて、データ演
算命令処理速度を向上させることができるととも
に、従来のこの種PLCのように、それまでのプロ
グラムカウンタの計数値を第２のCPUに読込ん
でこれを認識する必要がないため、第２のCPU
にこれらの計数データを取り込むためのポートを
別に設けることが不要となり、CPUの設計が容
易となる等の優れた特徴を有するものである。

【図面の簡単な説明】

第１図は本発明PLCの全体構成を示すブロツク
図、第２図は、このPLCの動作を概略的に示すフ
ローチヤート、第３図は、イニシヤル処理を示す
タイムチヤート、第４図は、データ演算命令実行
時のPC、PLRの更新タイミングを示すタイムチ
ヤート、第５図は、第２のCPUにおけるHALT
制御を説明するためのタイミングチヤート、第６
図は、このPLCのシステムメモリマツプ、第７図
は、ユーザプログラムメモリから読出される各命
令語と、第１または第２のCPUの実行動作との
関係を示すタイミングチヤート、第８図は、この
PLCにおける命令処理動作を示すフローチヤート
である。 １……プログラムカウンタ、２……第１のマル
チプレクサ、３……ユーザプログラムメモリ、４
……第１のゲート回路、５……第２のCPU、６
……アドレスデコーダ、７……第２のマルチプレ
クサ、８……IOメモリ、９……第３のマルチプ
レクサ、１０……ROM、１１……RAM、１２…
…パイプラインレジスタ、１３……OPコードデ
コーダ、１４……制御ポート、１５……第１の
CPU。

Claims (1)

1. 【特許請求の範囲】 １ 専用ハードで構成されたシーケンス命令実行
   用の第１のCPUと、マイクロプロセツサで構成
   されたデータ演算命令実行用の第２のCPUと、
   シーケンス命令と複数語で構成されるデータ演算
   命令とが格納されるプログラムメモリと、前記プ
   ログラムメモリから読出される命令がシーケンス
   命令である場合には、前記第１のCPUに命令実
   行権を与え、かつデータ演算命令である場合に
   は、前記第２のCPUに命令実行権を与える実行
   権付与制御手段とを備え、前記実行権付与制御手
   段で、前記第２のCPUに命令実行権が付与され
   た場合には、前記プログラムメモリの相連続する
   アドレスに複数語で格納されたデータ演算命令
   を、第２のCPUに順次取り込むようにしたプロ
   グラマブル・ロジツク・コントローラにおいて； 前記第１のCPUから各命令実行完了の度に出
   力される命令実行完了信号、または前記第２の
   CPUから出力されるプログラムメモリ用のアク
   セス信号で択一的に歩進され、かつその出力で前
   記プログラムメモリがアドレス指定されるプログ
   ラムカウンタを設け； 前記実行権付与制御手段で、前記第１のCPU
   に命令実行権が付与された場合には、前記第１の
   CPUから出力される命令実行完了信号でプログ
   ラムカウンタを歩進させ； 前記実行権付与制御手段で、前記第２のCPU
   に命令実行権が付与された場合には、前記第２の
   CPUから、前記プログラムカウンタに対して、
   所定回数だけアクセス信号を送出し、データ演算
   命令を構成する各語を、第２のCPUに取込むよ
   うに構成したことを特徴とするプログラマブル・
   ロジツク・コントローラ。