JPS59142610A - ストア−ド・プログラム式制御装置 - Google Patents
ストア−ド・プログラム式制御装置Info
- Publication number
- JPS59142610A JPS59142610A JP59013217A JP1321784A JPS59142610A JP S59142610 A JPS59142610 A JP S59142610A JP 59013217 A JP59013217 A JP 59013217A JP 1321784 A JP1321784 A JP 1321784A JP S59142610 A JPS59142610 A JP S59142610A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- word
- bit
- instruction
- bit processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
Landscapes
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Physics & Mathematics (AREA)
- Circuits Of Receivers In General (AREA)
- Debugging And Monitoring (AREA)
- Programmable Controllers (AREA)
- Executing Machine-Instructions (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Advance Control (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Steering Control In Accordance With Driving Conditions (AREA)
- Devices For Executing Special Programs (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Vehicle Body Suspensions (AREA)
- Electrotherapy Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分析〕
本発明は、サイクリックに走るプログラムを有するスト
アード・プログラム式制御装置であって、少なくとも ａ）オペレーティング・システムおよびワ、ド命令を処
理するだめのワードプロセッサと、ｂ） ２値論理結
合命令を処理するだめのピットプロセッサと、 Ｃ） ユーザープログラム・メモリ、オペレーティン
グ・システム・メモリおよび２値プロセス写像を有する
データ・メモリと を含んでいるストアード・プログラム式制御装置に関す
る。
アード・プログラム式制御装置であって、少なくとも ａ）オペレーティング・システムおよびワ、ド命令を処
理するだめのワードプロセッサと、ｂ） ２値論理結
合命令を処理するだめのピットプロセッサと、 Ｃ） ユーザープログラム・メモリ、オペレーティン
グ・システム・メモリおよび２値プロセス写像を有する
データ・メモリと を含んでいるストアード・プログラム式制御装置に関す
る。
（３）
ｉｅｔｅｃｈｎｉｋ ” １９８０年、第９号、第３
６１頁参照）。
６１頁参照）。
ストアード・プログラム式制御装置はたとえば雑誌Ｓｉ
ｅｍｅｎｓ Ｚｅｉｔｓｃｈｒｉｆｔ ” Ｅｎｅｒｇ
ｉｅｔｅ −ｃｈｎｉｋ ” １９７９年、第２号、第
４３〜４７頁または第４号、第１３６〜１３９頁または
ヨーロッパ特許明細書第１．０１７０号明細書および米
国特許第３９２１１４６号または第３０４２１５８号明
細書に詳細に記載されている。
ｅｍｅｎｓ Ｚｅｉｔｓｃｈｒｉｆｔ ” Ｅｎｅｒｇ
ｉｅｔｅ −ｃｈｎｉｋ ” １９７９年、第２号、第
４３〜４７頁または第４号、第１３６〜１３９頁または
ヨーロッパ特許明細書第１．０１７０号明細書および米
国特許第３９２１１４６号または第３０４２１５８号明
細書に詳細に記載されている。
冒頭に記載した種類の便利なストアード・プログラム式
制御装置は１ピット幅のデータの論理結合を実行するこ
ともワード幅のデータを有する複雑な機能、たとえば算
術機能、データ転送、時間形成などを実行することも可
能でなければならない。
制御装置は１ピット幅のデータの論理結合を実行するこ
ともワード幅のデータを有する複雑な機能、たとえば算
術機能、データ転送、時間形成などを実行することも可
能でなければならない。
従って、プログラム記憶式制御装置の枠内にマルチプロ
セッサ・システムを用い、２値命令の実行は別の高速の
ビットプロセッサに委ねられ、それに対して比較的低速
のワードプロセッサは複雑な機能を実行し得るようにす
ることは有利である（たとえば雑誌Ｓｉｅｍｅｎｓ−Ｚ
ｅｉｔｓｃｈｒｉｆｔ ”Ｅｎｅｒｇ−（４） 本発明の目的は、ユーザープログラム・メモデータのワ
ード幅およびビット幅の処理が混合されてかつ現在は互
いに無関係に行なわれるので、プロセッサの結合および
同期化のだめの特別な方法が必要とされる。さらに、そ
の際、ワードプロセッサにより、特定の間隔でも固有の
プログラム進行（ピットおよびワードオペレーション）
に対して完全に非同期でも、追加的に特殊なルーチンが
処理されなければならないことが考慮されなければなら
ない。
セッサ・システムを用い、２値命令の実行は別の高速の
ビットプロセッサに委ねられ、それに対して比較的低速
のワードプロセッサは複雑な機能を実行し得るようにす
ることは有利である（たとえば雑誌Ｓｉｅｍｅｎｓ−Ｚ
ｅｉｔｓｃｈｒｉｆｔ ”Ｅｎｅｒｇ−（４） 本発明の目的は、ユーザープログラム・メモデータのワ
ード幅およびビット幅の処理が混合されてかつ現在は互
いに無関係に行なわれるので、プロセッサの結合および
同期化のだめの特別な方法が必要とされる。さらに、そ
の際、ワードプロセッサにより、特定の間隔でも固有の
プログラム進行（ピットおよびワードオペレーション）
に対して完全に非同期でも、追加的に特殊なルーチンが
処理されなければならないことが考慮されなければなら
ない。
ピットオペレーションの際にはオペランドおよびパラメ
ータは直接に固有の命令語で表わされ、かつビットプロ
セッサによ多処理される。ワードオペレーションの際に
は、ワード命令の種類に関する情報を含んでいる固有の
命令語に可変の数のパラメータまだはオペランドが続く
。これらは１つのワード命令の認識時にワードプロセッ
サに直ちにかつ完全に入り得なければならない。
ータは直接に固有の命令語で表わされ、かつビットプロ
セッサによ多処理される。ワードオペレーションの際に
は、ワード命令の種類に関する情報を含んでいる固有の
命令語に可変の数のパラメータまだはオペランドが続く
。これらは１つのワード命令の認識時にワードプロセッ
サに直ちにかつ完全に入り得なければならない。
す内のワード命令の生起時に直ちにワードプロセッサに
命令種類、パラメータおよびオペランドが与えられ得る
よ゛うにすることである。
命令種類、パラメータおよびオペランドが与えられ得る
よ゛うにすることである。
この目的は本発明によれば、冒頭に記載した種類のスト
アード・プログラム式制御装置において〜 ｄ）ユーザープログラム・メモリを順次に読むビットプ
ロセッサが１つのワード命令の認識時に相応の命令をワ
ードプロセッサに伝達し、かつそのワード命令の実行中
は停止しており、ｅ）ワードプロセッサがピットプロセ
ッサ内の１つのアドレスの応答によりそのワード命令に
属するデータ（パラメータ）をピット・プロセッサの命
令アドレスのもとにユーザープログラム・メモリから１
つのデータ・セレクタを介して読出し、 プロセッサの命令アドレスがワードプロセッサの各読出
しアクセスの後にインクレメントされる ことを特徴とするストアード・プログラム式制御装置に
より達成される。
アード・プログラム式制御装置において〜 ｄ）ユーザープログラム・メモリを順次に読むビットプ
ロセッサが１つのワード命令の認識時に相応の命令をワ
ードプロセッサに伝達し、かつそのワード命令の実行中
は停止しており、ｅ）ワードプロセッサがピットプロセ
ッサ内の１つのアドレスの応答によりそのワード命令に
属するデータ（パラメータ）をピット・プロセッサの命
令アドレスのもとにユーザープログラム・メモリから１
つのデータ・セレクタを介して読出し、 プロセッサの命令アドレスがワードプロセッサの各読出
しアクセスの後にインクレメントされる ことを特徴とするストアード・プログラム式制御装置に
より達成される。
ビットプロセッサ側からのユーザープログラム・メモリ
のアドレス指定によシ、また他方ではワードプロセッサ
へのデータの流れにより、ワードプロセッサの可能なか
ぎり迅速なパラメータ供給が実現可能であり、その際ｒ
＝ｈロセッサの側でのアドレス計算は不要である。
のアドレス指定によシ、また他方ではワードプロセッサ
へのデータの流れにより、ワードプロセッサの可能なか
ぎり迅速なパラメータ供給が実現可能であり、その際ｒ
＝ｈロセッサの側でのアドレス計算は不要である。
以下、図面により本発明を一層詳細に説明する。
第１に原理的構成を示されているマルチプロセッサ・シ
ステムでは、２値命令の実行は別の高速のビットプロセ
ッサ３に委ねられ、それに対して比較的低速のワードプ
ロセッサ２は複雑な機能を実行する。ワードプロセッサ
２は周辺バス２１を続されており、さらに内部システム
バス２２を介してオペレーティング・システム・メモリ
４に、またデータセレクタ８を介してユーザープログラ
ム・メモリ５およびプロセス写像を有するデータ・メモ
リ６に接続可能である。同一のバス２２にビットプロセ
ッサ３も接続されており、ビットプロセッサ３は固有の
バス３１および３２とデータセレクタ８とを介して専ら
ユーザープログラム・メモリ５およびプロセス写像を有
するデータ・メモリ６にアクセスする。周辺との通信は
常にワードプロセッサ２を介して行なわれ、ワードプロ
セッサ２がサイクル境界においてプロセスからのすべて
の入力情報の状態を内部のデータ・メモリ６に格納し、
また論理結合から得られたデータ・メモリ６内の出力信
号をサイクル終端においてプロセス周辺に伝達する。こ
うして、プロ不￥ｂ進行中は、プロセス周辺の固有の信
号により直接に作動するのではなく、データ・メモリ６
内のプロセス写像により作動する（たとえばヨーロッパ
特許第１０１７０号明細書参照）。ビットオペレーショ
ンまたはワードオペレーションに関する命令は特殊なプ
ログラム言語にエンコードされて、ユーザープログラム
・メモリ５のなかに格納されている。
ステムでは、２値命令の実行は別の高速のビットプロセ
ッサ３に委ねられ、それに対して比較的低速のワードプ
ロセッサ２は複雑な機能を実行する。ワードプロセッサ
２は周辺バス２１を続されており、さらに内部システム
バス２２を介してオペレーティング・システム・メモリ
４に、またデータセレクタ８を介してユーザープログラ
ム・メモリ５およびプロセス写像を有するデータ・メモ
リ６に接続可能である。同一のバス２２にビットプロセ
ッサ３も接続されており、ビットプロセッサ３は固有の
バス３１および３２とデータセレクタ８とを介して専ら
ユーザープログラム・メモリ５およびプロセス写像を有
するデータ・メモリ６にアクセスする。周辺との通信は
常にワードプロセッサ２を介して行なわれ、ワードプロ
セッサ２がサイクル境界においてプロセスからのすべて
の入力情報の状態を内部のデータ・メモリ６に格納し、
また論理結合から得られたデータ・メモリ６内の出力信
号をサイクル終端においてプロセス周辺に伝達する。こ
うして、プロ不￥ｂ進行中は、プロセス周辺の固有の信
号により直接に作動するのではなく、データ・メモリ６
内のプロセス写像により作動する（たとえばヨーロッパ
特許第１０１７０号明細書参照）。ビットオペレーショ
ンまたはワードオペレーションに関する命令は特殊なプ
ログラム言語にエンコードされて、ユーザープログラム
・メモリ５のなかに格納されている。
これらの命令はビットプロセッサ３により直接に、また
ワードプロセッサ２により特定のルーチン内で処理され
る。これらのプログラム部分ならびにその他のオペレー
ティング・システム・ルーチンは’７−ドプロセツサ２
のオペレーティング・システム・メモリ４のなかに、使
用されるマイクロプロセッサの言語で固定的に格納され
ている。
ワードプロセッサ２により特定のルーチン内で処理され
る。これらのプログラム部分ならびにその他のオペレー
ティング・システム・ルーチンは’７−ドプロセツサ２
のオペレーティング・システム・メモリ４のなかに、使
用されるマイクロプロセッサの言語で固定的に格納され
ている。
システム全体の特徴として、基本的に、標準マイクロプ
ロセッサとしてのワードプロセッサ２とビットプロセッ
サ３とはそれぞれ固有のプログラム・カウンタを有して
おシ、また先ず互いに完全に無関係かつ非同期で作動し
得る。
ロセッサとしてのワードプロセッサ２とビットプロセッ
サ３とはそれぞれ固有のプログラム・カウンタを有して
おシ、また先ず互いに完全に無関係かつ非同期で作動し
得る。
ピットプロセッｆ３自体はワードプロセッサ２ンテリジ
エンド周辺モジュールのように挙ｉする。
エンド周辺モジュールのように挙ｉする。
これは内部レジスタを有しており、それらからワードプ
ロセッサ２はいつでもたとえば１１ラン１１または１１
ストツプ１１のような瞬時状態を取出し得る。
ロセッサ２はいつでもたとえば１１ラン１１または１１
ストツプ１１のような瞬時状態を取出し得る。
さらに、これらのレジスタの１つへの書込みアクセスに
よりビット・プロセッサ３はいつでもワードプロセッサ
２により始動または停止され得る。
よりビット・プロセッサ３はいつでもワードプロセッサ
２により始動または停止され得る。
ユーザープログラムを処理するだめのプログラム・カウ
ンタはビットプロセッサ３の構成部分である。これは、
始動された後に、プログラム・メモリ５から命令を取出
し、かつその命令がワードオペレーションであるかピッ
トオペレーションである°かを判別する。ピットオペレ
ーションの認識後にはビットプロセッサはそれを自から
直ちに実行する。他方、ワードオペレーションが認識さ
れれば、ビットプロセッサはその実行をワードプロセッ
サ２に委ねて、自らは自動的に状態゛ストップ１１に移
行する。
ンタはビットプロセッサ３の構成部分である。これは、
始動された後に、プログラム・メモリ５から命令を取出
し、かつその命令がワードオペレーションであるかピッ
トオペレーションである°かを判別する。ピットオペレ
ーションの認識後にはビットプロセッサはそれを自から
直ちに実行する。他方、ワードオペレーションが認識さ
れれば、ビットプロセッサはその実行をワードプロセッ
サ２に委ねて、自らは自動的に状態゛ストップ１１に移
行する。
からの１つのプログラム部分により解釈される。
１つの特定のオペレーションに対応づけられているプロ
グラム部分りに対する入口点Ａをワードプのではなく、
メモリ９を有しピット・プロセッサ内に中間接続されて
おれワードプロセッサから連続的に間合わされる制御ユ
ニットを介して受ける。
グラム部分りに対する入口点Ａをワードプのではなく、
メモリ９を有しピット・プロセッサ内に中間接続されて
おれワードプロセッサから連続的に間合わされる制御ユ
ニットを介して受ける。
ワードオペレーションのコードは、データとして相応の
プログラム部分の入口点が書込ま、れているメモリ９の
１つの特定のメモリセルに対するアドレスを形成する。
プログラム部分の入口点が書込ま、れているメモリ９の
１つの特定のメモリセルに対するアドレスを形成する。
このようにして、ワードオペレーションの固定的な命令
コードにおいて、対応づけられているプログラム部分内
の入口点が可変に保たれ得るようにすることができる。
コードにおいて、対応づけられているプログラム部分内
の入口点が可変に保たれ得るようにすることができる。
ワードプロセッサ２がビットプロセッサ３により予め与
えられたプログラムごとの情報から入口点を見出す場合
には、メモリ９を省略することもできる。
えられたプログラムごとの情報から入口点を見出す場合
には、メモリ９を省略することもできる。
ビットプロセッサのプログラム・カウンタがワードプロ
セッサにより１つの定義された値で予め占められていれ
ば、ビットプロセッサがスタートされる。ビットプロセ
ッサがスタートし、その課題を引き受ける。もしビット
プロセッサ３がユーザープログラム・メモリ５内のワー
ドオペレーションに当たれば、ビットプロセッサはオペ
レーションのコードからワードプロセッサ３の相応のプ
ログラム部分のなかの入口点を発生して、停止する。そ
の後、ビットプロセッサはパラメータ要求またはワード
プロセッサによる新たなスタートを待つ。いまビットプ
ロセッサのプログラム・カウンタは、各読出しアクセス
の後にインクレメントされるので、ワードオペレーショ
ンの最初のパラメータまだはオペランドを指し示す。ワ
ードプロセッサがビットプロセッサ３のメモリの内容に
基゛ づいてその相応のプログラム部分を指示した後、
相応のパラメータおよびオペランドが必要とされる。
セッサにより１つの定義された値で予め占められていれ
ば、ビットプロセッサがスタートされる。ビットプロセ
ッサがスタートし、その課題を引き受ける。もしビット
プロセッサ３がユーザープログラム・メモリ５内のワー
ドオペレーションに当たれば、ビットプロセッサはオペ
レーションのコードからワードプロセッサ３の相応のプ
ログラム部分のなかの入口点を発生して、停止する。そ
の後、ビットプロセッサはパラメータ要求またはワード
プロセッサによる新たなスタートを待つ。いまビットプ
ロセッサのプログラム・カウンタは、各読出しアクセス
の後にインクレメントされるので、ワードオペレーショ
ンの最初のパラメータまだはオペランドを指し示す。ワ
ードプロセッサがビットプロセッサ３のメモリの内容に
基゛ づいてその相応のプログラム部分を指示した後、
相応のパラメータおよびオペランドが必要とされる。
この目的で各パラメータまたはオペランドに対して読出
しアクセスＰＡＲ（第３図参照）がビットプロセッサの
２つの別の内部レジスタ上で行なわれる。この読出しア
クセスＰＡＲはユーザープログラム・メモリ５とビット
プロセッサ３との間のデータセレクタ８に１つの追加的
な機能をさせる。この際、ユーザープログラム・メモリ
５にビットプロセッサ３のアドレス線、すなわち実際プ
ログラム・カウンタ、とワードプロセッサ２のデータお
よび制御線とが接続される。
しアクセスＰＡＲ（第３図参照）がビットプロセッサの
２つの別の内部レジスタ上で行なわれる。この読出しア
クセスＰＡＲはユーザープログラム・メモリ５とビット
プロセッサ３との間のデータセレクタ８に１つの追加的
な機能をさせる。この際、ユーザープログラム・メモリ
５にビットプロセッサ３のアドレス線、すなわち実際プ
ログラム・カウンタ、とワードプロセッサ２のデータお
よび制御線とが接続される。
このようにしてワードプロセッサ２はビットプロセッサ
３の２つの相応の内部レジスタの仮想アドレスＰＡＲの
もとにビットプロセッサ３の実際プログラムカウンタの
物理アドレスＡＸによりワードオペレーションの実際オ
ペランドまたはパラメータＤＸを読入れる。ビットプロ
セッサのこれらの内部レジスタ上のワードプロセッサ２
の読出しアクセスにより追加的に再び自動的にインクレ
メントされ（ＡＸ＝ＡＸ＋１ ） 、かつ次回のビツヨ
ンの次回のオペランドまたはパラメータを指し示す。
３の２つの相応の内部レジスタの仮想アドレスＰＡＲの
もとにビットプロセッサ３の実際プログラムカウンタの
物理アドレスＡＸによりワードオペレーションの実際オ
ペランドまたはパラメータＤＸを読入れる。ビットプロ
セッサのこれらの内部レジスタ上のワードプロセッサ２
の読出しアクセスにより追加的に再び自動的にインクレ
メントされ（ＡＸ＝ＡＸ＋１ ） 、かつ次回のビツヨ
ンの次回のオペランドまたはパラメータを指し示す。
このようにして１つのワードオペレーションが任意に多
くの）くラメータまたはオペランドを含むことができ、
ワードプロセッサの付属のプログラム部分は、ビットプ
ロセッサ３の新たなスタートの際にそのプログラム・カ
ウンタが再び次回のビットまたはワードオペレーション
を指し示すようにするだけでよい。これは、最後のオペ
ランドまたはパラメータが読入れられたときに自動的に
行なわれ、またビットプロセッサ３のプログラム・カウ
ンタが再びインクレメントされる。すべての過程の間、
ビットプロセッサは状態１１ホル） Ｉ＋にある。
くの）くラメータまたはオペランドを含むことができ、
ワードプロセッサの付属のプログラム部分は、ビットプ
ロセッサ３の新たなスタートの際にそのプログラム・カ
ウンタが再び次回のビットまたはワードオペレーション
を指し示すようにするだけでよい。これは、最後のオペ
ランドまたはパラメータが読入れられたときに自動的に
行なわれ、またビットプロセッサ３のプログラム・カウ
ンタが再びインクレメントされる。すべての過程の間、
ビットプロセッサは状態１１ホル） Ｉ＋にある。
ワードオペレーションに対するプログラム部分の終端に
おいてビットプロセッサはワードプロセッサにより再び
始動されなければならない。
おいてビットプロセッサはワードプロセッサにより再び
始動されなければならない。
以上に説明した進行は第２図に機能進行図としビットプ
ロセッサ３に属するセレクタ８の追加機能、すなわち一
方のプロセッサの側からのユーザープログラム・メモリ
５のアドレス指定と他方のプロセッサの側へのデータの
流れの可能化とビットプロセッサの特殊な内部レジスタ
へのアクセス後のビットプロセッサ内のプログラム−カ
ウンタの自動的なインクレメンテーションとにより、１
つのワード命令の処理の際のワードプロセッサの可能な
かぎり迅速なパラメータ供給が達成され得る。
ロセッサ３に属するセレクタ８の追加機能、すなわち一
方のプロセッサの側からのユーザープログラム・メモリ
５のアドレス指定と他方のプロセッサの側へのデータの
流れの可能化とビットプロセッサの特殊な内部レジスタ
へのアクセス後のビットプロセッサ内のプログラム−カ
ウンタの自動的なインクレメンテーションとにより、１
つのワード命令の処理の際のワードプロセッサの可能な
かぎり迅速なパラメータ供給が達成され得る。
ワードプロセッサの側でのアドレス計算は不要であり、
さらにビットプロセッサの実際プログラム・カウンタ状
態はワードプロセッサにとって重要でない。従って、ワ
ードプロセッサ２はたとえばインデックスされてまたは
計算されたアドレスを介してパラメータにアクセスする
必要はなく、一定のアドレスによる簡単な読出しアクセ
スを介してパラメータを受ける。さらに、ビットプロセ
ッサ内のプログラム・カウンタの補正は不要であ（１５
） インク・システム・メそり、 ５・・・ユーザープロの
パラメータの読入れ後に自動的に再びユーザープログラ
ム・メモリ５内の次回のビットオペレーションまたはワ
ードオペレーションを指し示すからである。
さらにビットプロセッサの実際プログラム・カウンタ状
態はワードプロセッサにとって重要でない。従って、ワ
ードプロセッサ２はたとえばインデックスされてまたは
計算されたアドレスを介してパラメータにアクセスする
必要はなく、一定のアドレスによる簡単な読出しアクセ
スを介してパラメータを受ける。さらに、ビットプロセ
ッサ内のプログラム・カウンタの補正は不要であ（１５
） インク・システム・メそり、 ５・・・ユーザープロの
パラメータの読入れ後に自動的に再びユーザープログラ
ム・メモリ５内の次回のビットオペレーションまたはワ
ードオペレーションを指し示すからである。
本発明によれば、迅速な反応時間が得られるとともに、
費用がわずかですみ、ワードプロセッサとビットプロセ
ッサとの間の同期化が簡単に可能であシ、またワードプ
ロセッサの形式に無関係とすることができる。
費用がわずかですみ、ワードプロセッサとビットプロセ
ッサとの間の同期化が簡単に可能であシ、またワードプ
ロセッサの形式に無関係とすることができる。
第１図は本発明によるマルチプロセッサ・システムの原
理構成図、第２図はワードプロセッサおよびビットプロ
セッサにパラメータを与える際の機能進行図、第３図は
構成要素間の作用の説明図である。 １・・・入出カモジュール、 ２・・・ワードプロセッ
サ、 ３・・・ビットプロセッサ、 ４・・・オペレー
テ０６） ダラム・メモリ、 ６・・・データ・メモリ、 ８・・
・データ・セレクタ、 ２１．２２，３１．３２・・
・バス。 ７１
理構成図、第２図はワードプロセッサおよびビットプロ
セッサにパラメータを与える際の機能進行図、第３図は
構成要素間の作用の説明図である。 １・・・入出カモジュール、 ２・・・ワードプロセッ
サ、 ３・・・ビットプロセッサ、 ４・・・オペレー
テ０６） ダラム・メモリ、 ６・・・データ・メモリ、 ８・・
・データ・セレクタ、 ２１．２２，３１．３２・・
・バス。 ７１
Claims (1)
- 【特許請求の範囲】 １）サイクリックに走るプログラム゛を有するストアー
ド・プログラム式制御装置であって、少なくとも ａ）オペレーティング・システムおよびワード命令を処
理するだめのワードプロセッサと、 ｂ） ２値論理結合命令を処理するだめのビットプロ
セッサと、 Ｃ） ユーザープログラム轡メモリ、オペレーティン
グ・システム・メモリおよび２値プロセス写像を有する
データ・メモリと を含んでいるものにおいて、 ｄ）ユーザープログラム・メモリを順次に読むビットプ
ロセッサが１つのワード命令の認識時に相応の命令をワ
ードプロセッサに伝達し、かつそのワード命令の実行中
は停止しており・ ｅ）ワードプロセッサがビットプロセッサ内の１つのア
ドレスの応答によりその、ワ節ド命令に属するデータ（
パラメータ）をビットプロセッサの命令アドレスのもと
にユーザープログラム・メモリから１つのデータ・セレ
クタを介して読出し、 ｆ）ユーザープログラム拳メモリに対するビットプロセ
ッサの命令アドレス３がワードプロセッサの各読出しア
クセスの後にインクレメントされる ことを特徴とするストアード・プログラム式２、特許請
求の範囲第１項記載のストアード・プログラム式制御装
置において、ユーザープログラム・メモリとビットプロ
セッサとの間に配置されたデータセレクタがパラメータ
供給時にユーザープログラム・メモリ鑞ニピットプロセ
ッサのアドレス腺およびワードプロセッサのデータおよ
び制御線を接続することを特徴とするストアード・プロ
グラム式制御装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833302902 DE3302902A1 (de) | 1983-01-28 | 1983-01-28 | Speicherprogrammierbare steuerung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59142610A true JPS59142610A (ja) | 1984-08-15 |
Family
ID=6189481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59013217A Pending JPS59142610A (ja) | 1983-01-28 | 1984-01-27 | ストア−ド・プログラム式制御装置 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0121038B1 (ja) |
| JP (1) | JPS59142610A (ja) |
| AT (1) | ATE33725T1 (ja) |
| DE (2) | DE3302902A1 (ja) |
| ES (1) | ES8500474A1 (ja) |
| NO (1) | NO167110B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187006A (ja) * | 1985-02-15 | 1986-08-20 | Toshiba Corp | プログラマブルコントロ−ラ |
| JPH01255901A (ja) * | 1988-04-06 | 1989-10-12 | Fanuc Ltd | プログラマブル・コントローラ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (4)
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1984
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Patent Citations (2)
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Also Published As
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| EP0121038A3 (en) | 1985-07-10 |
| DE3470619D1 (en) | 1988-05-26 |
| EP0121038B1 (de) | 1988-04-20 |
| NO834724L (no) | 1984-07-30 |
| ES8500474A1 (es) | 1984-10-01 |
| NO167110B (no) | 1991-06-24 |
| DE3302902A1 (de) | 1984-08-02 |
| EP0121038A2 (de) | 1984-10-10 |
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