JPS609294B2 - 電子計算機におけるトレ−ス方式 - Google Patents
電子計算機におけるトレ−ス方式Info
- Publication number
- JPS609294B2 JPS609294B2 JP54171675A JP17167579A JPS609294B2 JP S609294 B2 JPS609294 B2 JP S609294B2 JP 54171675 A JP54171675 A JP 54171675A JP 17167579 A JP17167579 A JP 17167579A JP S609294 B2 JPS609294 B2 JP S609294B2
- Authority
- JP
- Japan
- Prior art keywords
- trace
- program
- instruction
- interrupt
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
この発明はプログラムのデバッグ処理に好適な電子計算
機におけるトレース方式に関する。
機におけるトレース方式に関する。
一般に、管理プログラム下で走行するユーザプログラム
のデバッグを行なう手段は種々設けられているが、中小
型計算機においてはオフラィンでのデバッグ機能が中心
となっている。このような状況のもとで、オンラインプ
ログラムの空き時間を利用し、未デバッグプログラムの
デバッグおよぴ走行チェックを行なういわゆるバックグ
ラウンドシステム（ＢＧＳ）の開発がなされているが、
従釆システムでは被デバッグプログラムをある管理プロ
グラムが１命令毎その命令内容を解釈することによって
デバッグ処理を行なっていたため、ソフトウェアが複雑
かつ膨大となるとともに処理性が極めて悪いという問題
があった。この発明は上記事情に鑑みてなされたもので
、その目的とするところは、被デバッグプログラムの１
命令毎にトレース割込みを発生させることにより、プロ
グラムのデバッグにおける処理性を著しく向上し得る電
子計算機におけるトレース方式を提供することである。
のデバッグを行なう手段は種々設けられているが、中小
型計算機においてはオフラィンでのデバッグ機能が中心
となっている。このような状況のもとで、オンラインプ
ログラムの空き時間を利用し、未デバッグプログラムの
デバッグおよぴ走行チェックを行なういわゆるバックグ
ラウンドシステム（ＢＧＳ）の開発がなされているが、
従釆システムでは被デバッグプログラムをある管理プロ
グラムが１命令毎その命令内容を解釈することによって
デバッグ処理を行なっていたため、ソフトウェアが複雑
かつ膨大となるとともに処理性が極めて悪いという問題
があった。この発明は上記事情に鑑みてなされたもので
、その目的とするところは、被デバッグプログラムの１
命令毎にトレース割込みを発生させることにより、プロ
グラムのデバッグにおける処理性を著しく向上し得る電
子計算機におけるトレース方式を提供することである。
また、この発明の他の目的とするところは、上記トレー
ス割込みをプログラムステータスワード中に記憶せしめ
ることによって、特にオンライン、デバッグにおいて被
デバッグプログラムを多重に走行させ、処理性をより一
層向上し得る電子計算機におけるトレース方式を提供す
ることである。以下、この発明の一実施例を図面を参照
して説明する。
ス割込みをプログラムステータスワード中に記憶せしめ
ることによって、特にオンライン、デバッグにおいて被
デバッグプログラムを多重に走行させ、処理性をより一
層向上し得る電子計算機におけるトレース方式を提供す
ることである。以下、この発明の一実施例を図面を参照
して説明する。
第１図はこの発明に係わる新規な電子計算機の姿部の概
略構成図であり、１は各種プログラム、データなどが格
納される主メモリである。また、２は電子計算機の基本
演算回路となる演算処理部３およびこの演算処理部の演
算に使用されるレジスタ群４からなるレジスタ・演算部
である。上記演算処理部３の出力は第１のデータバス５
ａを介して命令実行制御部６、プログラムステイタスワ
ード（以下簡単にＰＳＷと称する）レジスタＰＳＷＲ７
、プログラムカウンタＬＯＣ８などに選択的に送られる
。上記命令実行制御部６は上記主メモリ１より読み出さ
れるデータ（プログラム）とデータバス５ａを介して送
られるデータとを選択的に入力し、これらのデータに基
づいて命令実行の制御を行なうものである。また、上記
ＰＳＷレジスタ鴇ＷＲ７は現在実行中プログラムの走行
状態を示すＰＳＷを記憶するためのレジスタであり、プ
ログラムカゥンタＬＯＣ８は次に実行すべき命令アドレ
スを常に保持するカウンタである。これら命令実行制御
部６、ＰＳＷレジスタＰＳＷＲ７およびプログラムカウ
ン夕ＬＯＣ８の出力は第２データバス５ｂを介してレジ
スタ・演算部２へ選択的に送られるようになっている。
また、９はこの発明の要旨に係わるトレース割込み回路
であり、後で詳述するように、ＰＳＷの内容に応じて上
記命令実行制御部６へトレース割込み信号を出力すると
ともに、ＰＳＷレジス夕ＰＳＷＲ７のトレース記憶ビッ
ト位置へトレース指示を記憶せしめるようになっている
。第２図はＰＳＷレジスタＰＳＷＲ７のこの発明に係わ
る要部構成を模式的に示すもので、たとえば最上位ビッ
ト（ＭＳＢ）位置には被デバッグプログラム（以下被ト
レースプログラムと称する）のトレースを指示するトレ
ースビットＴＲが保持される。
略構成図であり、１は各種プログラム、データなどが格
納される主メモリである。また、２は電子計算機の基本
演算回路となる演算処理部３およびこの演算処理部の演
算に使用されるレジスタ群４からなるレジスタ・演算部
である。上記演算処理部３の出力は第１のデータバス５
ａを介して命令実行制御部６、プログラムステイタスワ
ード（以下簡単にＰＳＷと称する）レジスタＰＳＷＲ７
、プログラムカウンタＬＯＣ８などに選択的に送られる
。上記命令実行制御部６は上記主メモリ１より読み出さ
れるデータ（プログラム）とデータバス５ａを介して送
られるデータとを選択的に入力し、これらのデータに基
づいて命令実行の制御を行なうものである。また、上記
ＰＳＷレジスタ鴇ＷＲ７は現在実行中プログラムの走行
状態を示すＰＳＷを記憶するためのレジスタであり、プ
ログラムカゥンタＬＯＣ８は次に実行すべき命令アドレ
スを常に保持するカウンタである。これら命令実行制御
部６、ＰＳＷレジスタＰＳＷＲ７およびプログラムカウ
ン夕ＬＯＣ８の出力は第２データバス５ｂを介してレジ
スタ・演算部２へ選択的に送られるようになっている。
また、９はこの発明の要旨に係わるトレース割込み回路
であり、後で詳述するように、ＰＳＷの内容に応じて上
記命令実行制御部６へトレース割込み信号を出力すると
ともに、ＰＳＷレジス夕ＰＳＷＲ７のトレース記憶ビッ
ト位置へトレース指示を記憶せしめるようになっている
。第２図はＰＳＷレジスタＰＳＷＲ７のこの発明に係わ
る要部構成を模式的に示すもので、たとえば最上位ビッ
ト（ＭＳＢ）位置には被デバッグプログラム（以下被ト
レースプログラムと称する）のトレースを指示するトレ
ースビットＴＲが保持される。
また、次のビット位置には上記したトレースを実行する
ためにトレース割込みを行なうべきことを記憶するため
のトレース記憶ビットＭＴＲが保持されるようになって
いる。このトレース記憶ビットＭＴＲは、後述するよう
にトレース割込み発生時にそのセット入力によりセット
し、トレース割込み承認時にそのリセツト入力によりリ
セツトされるようになっている。第３図はこの発明の要
旨に係わるトレース割込み回路９の構成を周辺部と関連
づけて詳細に示すもので、１０は上記トレースビットＴ
Ｒとプログラムの１命令実行開始毎に命令実行制御部６
より与えられる命令実行開始信号ＩＮＴＥＸとの論理積
をとる論理積回路である。
ためにトレース割込みを行なうべきことを記憶するため
のトレース記憶ビットＭＴＲが保持されるようになって
いる。このトレース記憶ビットＭＴＲは、後述するよう
にトレース割込み発生時にそのセット入力によりセット
し、トレース割込み承認時にそのリセツト入力によりリ
セツトされるようになっている。第３図はこの発明の要
旨に係わるトレース割込み回路９の構成を周辺部と関連
づけて詳細に示すもので、１０は上記トレースビットＴ
Ｒとプログラムの１命令実行開始毎に命令実行制御部６
より与えられる命令実行開始信号ＩＮＴＥＸとの論理積
をとる論理積回路である。
この論理債回路１０の論理債出力はフＩＪップフロップ
１１のセット入力端に入力され、リセット入力端には上
記命令実行制御部６より与えられる割込み認知信号瓜Ｔ
ＡＫが入力される。この割込み認知信号ＩＮＴＡＫは、
トレース割込みを含め割込みを認知した場合、上記した
命令の実行終了時に与えられるのである。上記フリップ
フロップ１１のセット出力および上記トレースビットＴ
Ｒは論理積回路１２の各入力端に入力される。この論理
積回路１２の論理積出力は論理糟回路１３の一方の入力
端に入力され、他方の入力端には命令実行制御部６から
与えられるタイミング信号ＴＭＧが入力される。上記論
理積回路１３の論理積出力はＰＳＷレジス夕ＰＳＷＲ７
のトレース記憶ビットＭＴＲをセットするようになって
おり、このトレース記憶ビットＭＴＲは命令実行制御部
６から与えられるトレース割込み承認信号ＴＲＡＫによ
ってリセットされるものである。このトレース割込み承
認信号ＴＲＡＫはトレース割込みより優先順位の高い割
込みが存在しない場合に与えられるもので、これにより
トレースプログラムに基づくトレース処理が行なわれる
。一方、上記トレース記憶ビットＭＴＲおよび前記論理
債回路１２の論理債出力は論理和回路１４の各入力端に
入力され、その論理和出力はトレース割込み信号ＴＲＩ
ＮＴとして命令実行制御部６へ与えられる。次に、この
ような構成において動作を説明する。
１１のセット入力端に入力され、リセット入力端には上
記命令実行制御部６より与えられる割込み認知信号瓜Ｔ
ＡＫが入力される。この割込み認知信号ＩＮＴＡＫは、
トレース割込みを含め割込みを認知した場合、上記した
命令の実行終了時に与えられるのである。上記フリップ
フロップ１１のセット出力および上記トレースビットＴ
Ｒは論理積回路１２の各入力端に入力される。この論理
積回路１２の論理積出力は論理糟回路１３の一方の入力
端に入力され、他方の入力端には命令実行制御部６から
与えられるタイミング信号ＴＭＧが入力される。上記論
理積回路１３の論理積出力はＰＳＷレジス夕ＰＳＷＲ７
のトレース記憶ビットＭＴＲをセットするようになって
おり、このトレース記憶ビットＭＴＲは命令実行制御部
６から与えられるトレース割込み承認信号ＴＲＡＫによ
ってリセットされるものである。このトレース割込み承
認信号ＴＲＡＫはトレース割込みより優先順位の高い割
込みが存在しない場合に与えられるもので、これにより
トレースプログラムに基づくトレース処理が行なわれる
。一方、上記トレース記憶ビットＭＴＲおよび前記論理
債回路１２の論理債出力は論理和回路１４の各入力端に
入力され、その論理和出力はトレース割込み信号ＴＲＩ
ＮＴとして命令実行制御部６へ与えられる。次に、この
ような構成において動作を説明する。
たとえばいま走行中のプログラムが被トレースプログラ
ムであり、ＰＳＷレジス夕ＰＳＷＲ７にトレースビット
ＴＲがセットしている（ＴＲ＝１）ものとする。このと
き命令実行制御部６から与えられる命令実行開始信号Ｉ
ＮＴＥＸが発生すると、論理積回路１０は開成し、これ
によりフリップフロツプ１１はセットする。このフリツ
プフロップ１ １のセット出力および上記トレースビッ
トＴＲは論理債回路１２の各入力滞り入力され、これに
より論理債回路１２は開成する。この論理積回路１２の
論理積出力は論理積回路１３および論理和回路１４のそ
れぞれ一方の入力端に入力し、これによりＰＳＷレジス
タＰＳＷＲ７のトレース記憶ビットＭＴＲがタイミング
信号ＴＭＯによってセットされ（ＭＴＲ＝１）、一方、
上記論理和回路１４よりトレース割込み信号ＴＲＩＮＴ
が命令実行制御部６へ与えられる。命令実行制御部６で
は、プログラムの１命令実行終了時に上記トレース割込
み信号ＴＲＩＮＴは勿論、他の割込み信号を含め割込み
を確認した場合、割込み認知信号州ＴＡＫを発生すると
ともに、所定の優先順位に従って割込み処理を実行し、
これにより対応するプログラムの命令実行がなされる。
ムであり、ＰＳＷレジス夕ＰＳＷＲ７にトレースビット
ＴＲがセットしている（ＴＲ＝１）ものとする。このと
き命令実行制御部６から与えられる命令実行開始信号Ｉ
ＮＴＥＸが発生すると、論理積回路１０は開成し、これ
によりフリップフロツプ１１はセットする。このフリツ
プフロップ１ １のセット出力および上記トレースビッ
トＴＲは論理債回路１２の各入力滞り入力され、これに
より論理債回路１２は開成する。この論理積回路１２の
論理積出力は論理積回路１３および論理和回路１４のそ
れぞれ一方の入力端に入力し、これによりＰＳＷレジス
タＰＳＷＲ７のトレース記憶ビットＭＴＲがタイミング
信号ＴＭＯによってセットされ（ＭＴＲ＝１）、一方、
上記論理和回路１４よりトレース割込み信号ＴＲＩＮＴ
が命令実行制御部６へ与えられる。命令実行制御部６で
は、プログラムの１命令実行終了時に上記トレース割込
み信号ＴＲＩＮＴは勿論、他の割込み信号を含め割込み
を確認した場合、割込み認知信号州ＴＡＫを発生すると
ともに、所定の優先順位に従って割込み処理を実行し、
これにより対応するプログラムの命令実行がなされる。
このとき、フリツプフロツプ１１は上記割込み認知信号
ＩＮＴＡＫによってリセットされる。次に、上記した割
込み処理について第４図および第５図に示したトレース
割込み概念図を参照して詳細に説明する。
ＩＮＴＡＫによってリセットされる。次に、上記した割
込み処理について第４図および第５図に示したトレース
割込み概念図を参照して詳細に説明する。
第４図はトレース割込みより優先順位の高い割込みが存
在しない場合の割込み処理を示すものである。この場合
、命令実行制御部６ではトレース割込み承認信号ＴＲＡ
Ｋを発生し、これによりＰＳＷのトレース記憶ビットＭ
ＴＲはリセットされる（ＭＴＲ＝０）。一方、上記命令
実行制御部６は割込まれた被トレースプログラムのＰＳ
ＷたとえばＰＳＷｏを主メモリーの所定の領域たとえば
１６隻表示でＡ番地（以下“×”番地と記す）へ書き込
んで退避させる。同様に次に実行すべき命令アドレス（
ＬＯＣｏ）をＸ“Ａ＋４”番地へ書込む（番号■）。次
に、命令実行制御部６は主メモリーのＸ“Ａ＋８”、Ｘ
“Ａ＋Ｃ”番地の内容をそれぞれ読み出し、これにより
トレースプログラムの新しいＰＳＷたとえばＰＳＷ，、
次に実行すべき命令アドレス（ＬＯＣ，）が、それぞれ
対応するＰＳＷレジスタＰＳＷＲ７、プログラムカウン
タＬＯＣ８に設定される。そして、上記ＰＳＷ，および
命令アドレス（ＬＯＣ，）に基づくプログラムの分岐が
行われ、トレースプログラムの命令実行がなされる（番
号■）。すなわち、トレースプログラムに基づいて種々
のレジスタおよびメモリ内のトレースが行なわれ被トレ
ースプログラムの走行状態がテストされる。上記トレー
スプ。グラムの命令実行が終了すると、命令実行制御部
２はＬＰＳＷ命令すなわちדＡ”番地の内容をＰＳＷ
レジスタＰＳＷＲ７にセットする命令を発生し（番号■
）、これにより主メモリ１のＸ“Ａ”，Ｘ“Ａ十４”番
地にそれぞれ格納されている被トレースプログラムのＰ
ＳＷｏ、命令アドレス（しＯＣｏ）が読み出され、対応
するＰＳＷレジスタＰＳＷＲ７、プ。グラムカウンタＬ
ＯＣ８にセットされる。こうして再び被トレースプログ
ラムの命令実行が行なわれるものである（番号■）。こ
のように、この発明によるトレース方式では、被トレー
スプログラムの１命令毎の割込みにより処理がなされる
ため、プログラム上必要なデータおよび処理に汎用性が
ある。次に、トレース割込みよりも優先順位の高いたと
えばオンラインで働くプログラム（以下オンラインプロ
グラムと称する）の割込みが発生した場合について第５
図を参照して説明する。
在しない場合の割込み処理を示すものである。この場合
、命令実行制御部６ではトレース割込み承認信号ＴＲＡ
Ｋを発生し、これによりＰＳＷのトレース記憶ビットＭ
ＴＲはリセットされる（ＭＴＲ＝０）。一方、上記命令
実行制御部６は割込まれた被トレースプログラムのＰＳ
ＷたとえばＰＳＷｏを主メモリーの所定の領域たとえば
１６隻表示でＡ番地（以下“×”番地と記す）へ書き込
んで退避させる。同様に次に実行すべき命令アドレス（
ＬＯＣｏ）をＸ“Ａ＋４”番地へ書込む（番号■）。次
に、命令実行制御部６は主メモリーのＸ“Ａ＋８”、Ｘ
“Ａ＋Ｃ”番地の内容をそれぞれ読み出し、これにより
トレースプログラムの新しいＰＳＷたとえばＰＳＷ，、
次に実行すべき命令アドレス（ＬＯＣ，）が、それぞれ
対応するＰＳＷレジスタＰＳＷＲ７、プログラムカウン
タＬＯＣ８に設定される。そして、上記ＰＳＷ，および
命令アドレス（ＬＯＣ，）に基づくプログラムの分岐が
行われ、トレースプログラムの命令実行がなされる（番
号■）。すなわち、トレースプログラムに基づいて種々
のレジスタおよびメモリ内のトレースが行なわれ被トレ
ースプログラムの走行状態がテストされる。上記トレー
スプ。グラムの命令実行が終了すると、命令実行制御部
２はＬＰＳＷ命令すなわちדＡ”番地の内容をＰＳＷ
レジスタＰＳＷＲ７にセットする命令を発生し（番号■
）、これにより主メモリ１のＸ“Ａ”，Ｘ“Ａ十４”番
地にそれぞれ格納されている被トレースプログラムのＰ
ＳＷｏ、命令アドレス（しＯＣｏ）が読み出され、対応
するＰＳＷレジスタＰＳＷＲ７、プ。グラムカウンタＬ
ＯＣ８にセットされる。こうして再び被トレースプログ
ラムの命令実行が行なわれるものである（番号■）。こ
のように、この発明によるトレース方式では、被トレー
スプログラムの１命令毎の割込みにより処理がなされる
ため、プログラム上必要なデータおよび処理に汎用性が
ある。次に、トレース割込みよりも優先順位の高いたと
えばオンラインで働くプログラム（以下オンラインプロ
グラムと称する）の割込みが発生した場合について第５
図を参照して説明する。
この場合、命令実行制御部６ではトレース割込み承認信
号ＴＲＡＫを発生せず、したがってＰＳＷｏのトレース
記憶ビットＭＴＲはセット状態（ＭＴＲ＝１）を保持し
ている。一方、上記命令実行制御部６は割込まれた被ト
レースプログラムＰＳＷｏ、次に実行すべき命令アドレ
ス（ＬＯＣｏ）を、それぞれ対応する主メモリ１の所定
の領域たとえばדＢ”番地、Ｘ“Ｂ＋４”番地へ退避
させる（番号■）。次に命令実行制御部６は主メモ１の
דＢ＋８”，Ｘ“Ｂ＋Ｃ”番地の内容をそれぞれ読み
出し、これによりオンラインプログラムの新しいＰＳＷ
たとえばＰＳＷ２、次に実行すべき命令アドレス（ＬＯ
Ｃ２）がそれぞれ対応するＰＳＷレジスタＰＳＷＲ７、
プログラムカウンタＬＯＣ８に設定される。そして、上
記ＰＳＷ２および命令アドレス（ＬＯＣ２）に基づくプ
ログラムの分岐が行なわれ、オンラインプログラムの命
令実行がなされる（番号■）。このオンラインプログラ
ムの命令実行が終了すると、命令実行制御部６はＬＰＳ
Ｗ命令を発生し（番号■）、これにより主メモリ１のＸ
“Ｂ”、Ｘ“Ｂ十４”番地にそれぞれ格納されている前
記被トレースプログラムのＰＳＷｏ、命令アドレス（Ｌ
ＯＣ２）が読し出され、対応するＰＳＷレジスタＰＳＷ
Ｒ７、プログラムカウンタＬＯＣ８にセットされる。上
記ＰＳＷｏのトレース記憶ビットＭＴＲは前述したよう
にセット状態（ＭＴＲ＝１）を保持しており、被トレー
スプログラムのＰＳＷｏがＰＳＷレジスタＰＳＷＲ７に
セットされると同時に、上記トレース記憶ビットＭＴＲ
が論理和回路１４に入力し、これにより論理和回路１４
からトレース割込み信号ＴＲＩＮＴが出力される。命令
実行制御部６は、上託したトレース割込みよりも優先順
位の高い割込みがあるか否かを判定し、再び優先順位の
高い割込みがある場合には前述したオンラインプログラ
ムの割込み同様、該当するプログラムに制御を移す。一
方、この実施例のように上記したトレース割込みよりも
優先順位の高い割込みが存在しない場合は、第４図を参
照して説明した如くトレースプログラムに制御が移され
、所定のトレース処理が行なわれる。上述した如く、こ
の発明によれば被トレースプログラムの１命令ごとに自
動的にトレース割込み信号を発生すろうになっているが
、トレース割込みよりも優先順位の高い割込みが発生し
た場合には上記被トレースプ。グラムのＲＷ内のトレー
ス記憶ビットＭＴＲをセット状態に保持しておくことに
よって、優先順位の高いプログラムに制御を移し、その
プログラムを実行後、上記した元の被トレースプログラ
ムに戻す場合、この被トレースプログラムの新らしいス
テップに進むことなく確実にトレース割込みを実行し得
るものである。したがって、オンラインプログラムは勿
論、被トレースプログラムが多重に走行する場合におい
ても、各被トレースプログラムに対するトレース処理が
容易かつ確実に行なえる。以上詳述したようにこの発明
によれば、被デバッグプログラムの多重走行が極めて容
易に行なえ、特にオンラインデバッグにおける処理性を
著しく向上し得る電子計算機のトレース方式を提供でき
る。
号ＴＲＡＫを発生せず、したがってＰＳＷｏのトレース
記憶ビットＭＴＲはセット状態（ＭＴＲ＝１）を保持し
ている。一方、上記命令実行制御部６は割込まれた被ト
レースプログラムＰＳＷｏ、次に実行すべき命令アドレ
ス（ＬＯＣｏ）を、それぞれ対応する主メモリ１の所定
の領域たとえばדＢ”番地、Ｘ“Ｂ＋４”番地へ退避
させる（番号■）。次に命令実行制御部６は主メモ１の
דＢ＋８”，Ｘ“Ｂ＋Ｃ”番地の内容をそれぞれ読み
出し、これによりオンラインプログラムの新しいＰＳＷ
たとえばＰＳＷ２、次に実行すべき命令アドレス（ＬＯ
Ｃ２）がそれぞれ対応するＰＳＷレジスタＰＳＷＲ７、
プログラムカウンタＬＯＣ８に設定される。そして、上
記ＰＳＷ２および命令アドレス（ＬＯＣ２）に基づくプ
ログラムの分岐が行なわれ、オンラインプログラムの命
令実行がなされる（番号■）。このオンラインプログラ
ムの命令実行が終了すると、命令実行制御部６はＬＰＳ
Ｗ命令を発生し（番号■）、これにより主メモリ１のＸ
“Ｂ”、Ｘ“Ｂ十４”番地にそれぞれ格納されている前
記被トレースプログラムのＰＳＷｏ、命令アドレス（Ｌ
ＯＣ２）が読し出され、対応するＰＳＷレジスタＰＳＷ
Ｒ７、プログラムカウンタＬＯＣ８にセットされる。上
記ＰＳＷｏのトレース記憶ビットＭＴＲは前述したよう
にセット状態（ＭＴＲ＝１）を保持しており、被トレー
スプログラムのＰＳＷｏがＰＳＷレジスタＰＳＷＲ７に
セットされると同時に、上記トレース記憶ビットＭＴＲ
が論理和回路１４に入力し、これにより論理和回路１４
からトレース割込み信号ＴＲＩＮＴが出力される。命令
実行制御部６は、上託したトレース割込みよりも優先順
位の高い割込みがあるか否かを判定し、再び優先順位の
高い割込みがある場合には前述したオンラインプログラ
ムの割込み同様、該当するプログラムに制御を移す。一
方、この実施例のように上記したトレース割込みよりも
優先順位の高い割込みが存在しない場合は、第４図を参
照して説明した如くトレースプログラムに制御が移され
、所定のトレース処理が行なわれる。上述した如く、こ
の発明によれば被トレースプログラムの１命令ごとに自
動的にトレース割込み信号を発生すろうになっているが
、トレース割込みよりも優先順位の高い割込みが発生し
た場合には上記被トレースプ。グラムのＲＷ内のトレー
ス記憶ビットＭＴＲをセット状態に保持しておくことに
よって、優先順位の高いプログラムに制御を移し、その
プログラムを実行後、上記した元の被トレースプログラ
ムに戻す場合、この被トレースプログラムの新らしいス
テップに進むことなく確実にトレース割込みを実行し得
るものである。したがって、オンラインプログラムは勿
論、被トレースプログラムが多重に走行する場合におい
ても、各被トレースプログラムに対するトレース処理が
容易かつ確実に行なえる。以上詳述したようにこの発明
によれば、被デバッグプログラムの多重走行が極めて容
易に行なえ、特にオンラインデバッグにおける処理性を
著しく向上し得る電子計算機のトレース方式を提供でき
る。
図面はこの発明の一実施例を示すもので、第１図は電子
計算機の要部概略構成図、第２図はプログラムステイタ
スワードレジス夕の要部模式図、第３図はトレース割込
み回路の詳細な構成図、第４図および第５図はこの発明
によるトレース割込みを説明するためのトレース割込み
概念図である。 １・・・・・・主メモリ、３・・・・・・演算処理部、
４・・・・・・レジス夕群、５ａ，５ｂ……データバス
、６……命令実行制御部、７・・・・・・プログラムス
テイタスヮ−ドレジスタＰＳＷＲ、８…・・・プログラ
ムカウンタレＯＣ、９……トレース割込み回路、１ ０
，１２，１３・・・・・・論理積回路、１１・・・・・
・フリップフロップ、１４・・・・・・論理和回路。 才１図 オ２図 才３肉 矛ム図 才５図
計算機の要部概略構成図、第２図はプログラムステイタ
スワードレジス夕の要部模式図、第３図はトレース割込
み回路の詳細な構成図、第４図および第５図はこの発明
によるトレース割込みを説明するためのトレース割込み
概念図である。 １・・・・・・主メモリ、３・・・・・・演算処理部、
４・・・・・・レジス夕群、５ａ，５ｂ……データバス
、６……命令実行制御部、７・・・・・・プログラムス
テイタスヮ−ドレジスタＰＳＷＲ、８…・・・プログラ
ムカウンタレＯＣ、９……トレース割込み回路、１ ０
，１２，１３・・・・・・論理積回路、１１・・・・・
・フリップフロップ、１４・・・・・・論理和回路。 才１図 オ２図 才３肉 矛ム図 才５図
Claims (1)
- １ プログラムの走行状態を表わすプログラムステイタ
スワード中にトレース指示ビツトが存在しているときに
該当するプログラムの命令実行を記憶するフリツプフロ
ツプと、このフリツプフロツプのセツト出力と上記トレ
ース指示ビツトとの論理積をとる論理積回路と、この論
理積回路の出力を上記プログラムステイタスワードの特
定ビツト位置へトレース記憶ビツトとして記憶する手段
と、このトレース記憶ビツトと上記論理積回路の出力と
の論理和をとり、その論理和出力を上記命令実行中のプ
ログラムに対するトレース割込み信号とする論理和回路
とを具備し、上記プログラムの１命令毎にトレース割込
み信号を発生してトレースプログラムに基づくトレース
処理を行なうことを特徴とする電子計算機におけるトレ
ース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54171675A JPS609294B2 (ja) | 1979-12-27 | 1979-12-27 | 電子計算機におけるトレ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54171675A JPS609294B2 (ja) | 1979-12-27 | 1979-12-27 | 電子計算機におけるトレ−ス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5694449A JPS5694449A (en) | 1981-07-30 |
| JPS609294B2 true JPS609294B2 (ja) | 1985-03-09 |
Family
ID=15927604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54171675A Expired JPS609294B2 (ja) | 1979-12-27 | 1979-12-27 | 電子計算機におけるトレ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609294B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210440A (ja) * | 1985-03-14 | 1986-09-18 | Nec Corp | レベルトレ−ス装置 |
| JPS62143143A (ja) * | 1985-12-17 | 1987-06-26 | Fujitsu Ltd | ブランチトレ−ス制御方式 |
-
1979
- 1979-12-27 JP JP54171675A patent/JPS609294B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5694449A (en) | 1981-07-30 |
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