JPH08171505A

JPH08171505A - 半導体装置

Info

Publication number: JPH08171505A
Application number: JP6313854A
Authority: JP
Inventors: Kotaro Tagawa; 耕太郎田川; Atsushi Sakurai; 厚桜井; Hideji Nishida; 秀二西田; Hitoshi Takahashi; 均高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-12-16
Filing date: 1994-12-16
Publication date: 1996-07-02

Abstract

(57)【要約】【目的】ＣＰＵと、このＣＰＵから出力される命令アド
レスを外部に出力するデバッグユニットとを有してなる
半導体装置、例えば、評価用チップに関し、余計なトレ
ース用のメモリや余計なプログラムを必要とせず、か
つ、ＣＰＵの動作周波数を高める場合においても、実行
された命令の命令アドレスをデバッグ用ツールに容易に
取り込ませることができるようにする。【構成】ＣＰＵ１２から出力された命令アドレスをデバ
ッグユニット１３のパイプライン２２によりパイプライ
ン制御し、実行された命令の命令アドレスのみをリード
・ストローブ信号と共にデバッグ用ツールに対して出力
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵと、このＣＰＵ
から出力された命令アドレスを外部に出力するデバッグ
ユニットを有してなる半導体装置に関する。

【０００２】

【従来の技術】従来、この種の半導体装置として、評価
用チップ、即ち、プログラム開発工程において、プログ
ラムの誤り、いわゆる、バグの発見などを目的として行
われるデバッグに使用されるものが知られている。

【０００３】図６は従来の評価用チップの一例の要部を
示すブロック回路図であり、図中、１はチップ本体、２
はパイプライン処理により命令を実行するＣＰＵ（cent
ralprocessing unit）、３はＲＡＭ（random access me
mory）や、タイマなどのリソース、４は外部端子制御部
である。

【０００４】また、５はＣＰＵ２から出力される命令ア
ドレスをデバッグ用ツールに対して出力することを基本
的な動作とするデバッグユニット、６はアドレスバス、
７はデータバスである。

【０００５】また、８、９は制御信号線を伝送する制御
信号線であり、リードライト信号やウエイト信号は、Ｃ
ＰＵ２からデバッグユニット５を介してチップ内の各部
に供給される。

【０００６】この評価用チップは、デバッグ用ツールに
接続されるが、デバック用ツールは、ＣＰＵ２の動作を
全て監視し、存在しないアドレスにプログラムが分岐し
た場合などに、ＣＰＵ２の動作を停止させる等の動作を
行う。

【０００７】このため、デバッグユニット５は、アドレ
スバス６上の内容及びデータバス７上の内容を常に取り
込んで、これらをデバッグ用ツールに対して出力するよ
うに動作する。

【０００８】ここに、図７はＣＰＵ２で行われるパイプ
ライン処理の例を示しており、ＩＦは命令フェッチ（命
令のメモリからの読出し）、ＩＤは命令デコード（命令
の解析）、ＥＸは命令実行（演算又はメモリアクセスの
ためのアドレス計算）、ＭＡはメモリアクセス（演算結
果の書き戻し、もしくは、データロードのためのメモリ
アクセス）、ＷＢはライトバック（メモリから読んでき
たデータ、もしくは、演算結果のレジスタに対する書込
み）を意味している。

【０００９】このように、ＣＰＵ２においては、パイプ
ライン処理により命令が実行されるので、分岐命令や各
種の例外処理が行われる場合には、既にＣＰＵ２にフェ
ッチされた命令のいくつかを無効にする処理が必要とな
る場合がある。

【００１０】しかし、従来の評価用チップにおいては、
ＣＰＵ２が命令フェッチのために使用した全てのアドレ
スは、ＩＦステージにおいて、デバッグ用ツールに出力
されており、ＣＰＵ２が実行しなかった命令のアドレス
までがデバッグ用ツールに取り込まれてしまう。

【００１１】そこで、従来の評価用チップを使用するデ
バッグ方法においては、ＣＰＵ２が実行した命令のアド
レスのみならず、ＣＰＵ２が実行しなかった命令のアド
レスをもデバッグ用ツールのトレース用メモリに蓄積
し、ＣＰＵ２が実行した命令のアドレスであるか否か
は、ＭＡステージ時に評価用チップから出力されるＣＰ
Ｕ２が実行したことを示す信号により判断するという方
法が採用されていた。

【００１２】図８は、従来の評価用チップを使用するデ
バッグ方法において、ＣＰＵ２が分岐命令を実行する場
合を説明するための図であり、ＣＰＵ２で行われるパイ
プライン処理の例、命令アドレスバスの内容、デバッグ
用ツールに出力される命令アドレス、実行された命令の
命令アドレスを示す信号を示している。

【００１３】この実行された命令の命令アドレスを示す
信号は、ＭＡステージ実行時に出力されるものであり、
Ｈレベルの場合には、ＭＡステージを実行したことを示
し、Ｌレベルの場合には、ＭＡステージを実行しなかっ
たことを示すものである。

【００１４】ここに、ＣＰＵ２が、命令１→命令２→命
令３→命令４→命令５の順に命令１〜命令５をフェッチ
した場合において、たとえば、命令１が分岐命令、命令
４が分岐先の命令である場合には、命令２及び命令３は
キャンセルとされ、命令２はＩＤ２ステージまで行わ
れ、命令実行ステージ以降は実行されず、命令３はＩＦ
３ステージまで行われ、命令デコード・ステージ以降は
実行されない。

【００１５】この結果、この場合には、命令アドレスバ
スの内容は、命令フェッチＩＦ１に使用した命令アドレ
ス（図にはＩＦ１とのみ記載。以下、同様。）→命令フ
ェッチＩＦ２に使用した命令アドレス（図にはＩＦ２と
のみ記載。以下、同様。）→命令フェッチＩＦ３に使用
した命令アドレス（図にはＩＦ３とのみ記載。以下、同
様。）→命令フェッチＩＦ４に使用した命令アドレス
（図にはＩＦ４とのみ記載。以下、同様。）→命令フェ
ッチＩＦ５に使用した命令アドレス（図にはＩＦ５との
み記載。以下、同様。）の順に変化する。

【００１６】したがって、デバッグ用ツールには、命令
フェッチＩＦ１に使用した命令アドレス→命令フェッチ
ＩＦ２に使用した命令アドレス→命令フェッチＩＦ３に
使用した命令アドレス→命令フェッチＩＦ４に使用した
命令アドレス→命令フェッチＩＦ５に使用した命令アド
レスの順に命令アドレスが出力される。

【００１７】また、この例の場合には、命令１、命令
４、命令５のみが実行され、命令２及び命令３はキャン
セルとされるので、実行された命令の命令アドレスを示
す信号は、ＭＡ１ステージ実行時にはＨレベル、次のサ
イクル時にはＬレベル、更に次のサイクル時もＬレベ
ル、ＭＡ４ステージ実行時にはＨレベル、ＭＡ５ステー
ジ実行時にはＨレベルとされる。

【００１８】即ち、実行された命令の命令アドレスを示
す信号は、デバッグ用ツールに出力される命令アドレス
のうち、命令フェッチＩＦ１に使用した命令アドレス、
命令フェッチＩＦ４に使用した命令アドレス及び命令フ
ェッチＩＦ５に使用した命令アドレスのみが有効である
ことをデバッグ用ツールに通知することになる。

【００１９】

【発明が解決しようとする課題】このように、従来の評
価用チップにおいては、ＣＰＵ２から出力された命令ア
ドレスを全てＩＦステージ実行時にデバッグ用ツールに
出力すると共に、実行された命令の命令アドレスを示す
信号をＭＡステージ実行時にデバッグ用ツールに出力す
るように構成されていた。

【００２０】したがって、デバッグ用ツールにおいて
は、評価用チップから出力される命令アドレスをトレー
ス用のメモリに蓄積し、このトレース用のメモリに蓄積
された命令アドレスと、実行された命令の命令アドレス
を示す信号との対照を行い、実行された命令の命令アド
レスのみを抽出する工程を必要としていた。

【００２１】このため、デバッグ用ツールにおいては、
余計なトレース用のメモリを必要とすると共に、余計な
プログラムを必要とするという問題点があった。

【００２２】また、ＣＰＵ２の動作周波数が高くなる
と、トレース用のメモリに蓄積された命令アドレスと、
実行された命令の命令アドレスを示す信号との対照が困
難となると共に、実行された命令と、データアクセスと
の関係も崩れたように見えてしまい、デバッグが不可能
となってしまうという問題点があった。

【００２３】また、従来の評価用チップにおいては、命
令アドレスをデバッグ用ツールに対して出力するための
専用の外部端子を備えているが、バス幅の増加に伴い、
評価用チップ及びデバッグ用ツールの外部端子が増加し
ている。

【００２４】このため、評価用チップのサイズを大きく
しなければならず、評価用チップの価格の上昇を招くと
共に、外部端子を増加させる分、デバッグ用ツールの価
格をも増加させていた。

【００２５】また、従来の評価用チップを使用してなる
デバッグ方法においては、デバッグ用ツールが予め決定
されている特定の命令アドレス又はデータアドレスによ
ってＣＰＵ２に対してブレークを掛ける場合、評価用チ
ップからデバッグ用ツールに出力される命令アドレス又
はデータアドレスをデバッグ用ツールに予め設定されて
いるブレークアドレス（ブレークポイント）と比較し、
条件を満たす場合に、ＣＰＵ２に対してブレークを掛け
ていた。

【００２６】しかし、このブレーク方法では、ＣＰＵ２
の動作周波数を高くすると、最適なタイミングで、ＣＰ
Ｕ２に対してブレークを掛けることができないという問
題点があった。

【００２７】また、従来の評価用チップを使用してなる
デバッグ方法においては、ユーザプログラム空間と、ツ
ールプログラム空間とは、独立に存在するということは
なく、ユーザプログラム空間の空いている部分にツール
プログラムを置いていた。

【００２８】このため、ユーザプログラムの存在を考慮
して、ツールプログラムを置く必要があり、自由なアド
レスにツールプログラムを置くことができないという不
都合があった。

【００２９】これに対して、ユーザプログラム空間と、
ツールプログラム空間とを独立に存在させる場合には、
ユーザプログラムの存在を考慮することなく、自由なア
ドレスにツールプログラムを置くことができるという利
点がある。

【００３０】しかし、このようにする場合には、デバッ
グ途中にツールプログラムに制御が移った場合、ツール
プログラムからユーザプログラム空間に存在するメモリ
等の内容を書き換えることができないという問題点があ
った。

【００３１】本発明は、かかる点に鑑み、デバッグユニ
ットから出力されるデータの処理の容易化を図ると共
に、実行された命令の命令アドレスを、たとえば、デバ
ッグ用ツールに出力させる場合には、余計なトレース用
のメモリや余計なプログラムを必要とせず、かつ、ＣＰ
Ｕの動作周波数を高める場合においても、実行された命
令の命令アドレスをデバッグ用ツールに容易に取り込ま
せることができるようにした半導体装置を提供すること
を第１の目的とする。

【００３２】また、本発明は、外部端子を減少し、価格
の低減化を図ると共に、デバッグユニットを介してデー
タを供給される装置（たとえば、デバッグ用ツール）の
端子を減少し、このような装置の価格の低減化を図るこ
とができるようにした半導体装置を提供することを第２
の目的とする。

【００３３】また、本発明は、ＣＰＵの動作周波数が高
くとも、最適なタイミングで、ＣＰＵに対してブレーク
を掛けることができるようにした半導体装置を提供する
ことを第３の目的とする。

【００３４】また、本発明は、ユーザプログラム空間
と、ツールプログラム空間とを独立に存在させる場合に
おいて、デバッグ途中にツールプログラムに制御が移っ
た場合においても、ツールプログラムからユーザプログ
ラム空間に存在するメモリ等の内容を書き換えることが
できるようにした半導体装置を提供することを第４の目
的とする。

【００３５】

【課題を解決するための手段】本発明中、第１の発明の
半導体装置は、ＣＰＵと、このＣＰＵから出力された命
令アドレスを外部に出力するデバッグユニットとを有し
てなる半導体装置において、デバッグユニットは、ＣＰ
Ｕから出力された命令アドレスをパイプライン制御し、
実行された命令の命令アドレスのみを出力するパイプラ
インを設けて構成するというものである。

【００３６】本発明中、第２の発明の半導体装置は、Ｃ
ＰＵと、このＣＰＵから出力された命令アドレスを外部
に出力するデバッグユニットとを有してなる半導体装置
において、実行された命令の命令アドレスの外部への出
力と、対応する他のトレースデータの外部への出力と
を、同一の外部端子を介して、時分割的に行う出力切換
回路を設けるというものである。

【００３７】本発明中、第３の発明の半導体装置は、Ｃ
ＰＵと、このＣＰＵから出力された命令アドレスを外部
に出力するデバッグユニットとを有してなる半導体装置
において、第１のアドレスを格納する第１のアドレスレ
ジスタと、第２のアドレスを格納する第２のアドレスレ
ジスタとを有し、ＣＰＵから出力されるアドレスが第１
のアドレス、第２のアドレス、又は、第１のアドレスと
第２のアドレスとの間のアドレスと一致する場合に、Ｃ
ＰＵの動作を停止させるブレーク信号を発生するブレー
ク信号発生回路を設けるというものである。

【００３８】本発明中、第４の発明の半導体装置は、Ｃ
ＰＵと、このＣＰＵから出力された命令アドレスを外部
に出力するデバッグユニットとを有してなる半導体装置
において、表示内容により、ユーザプログラム又はツー
ルプログラムを選択的に実行可能とするフラグを設ける
というものである。

【００３９】

【作用】本発明中、第１の発明の半導体装置において
は、デバッグユニットは、ＣＰＵから出力された命令ア
ドレスをパイプライン制御し、実行された命令の命令ア
ドレスのみを出力するパイプラインを設けて構成され
る。

【００４０】この結果、ＣＰＵから出力される命令アド
レスを全て外部に出力するように構成されたデバッグユ
ニットを設ける従来例の場合と異なり、デバッグユニッ
トが出力するデータの処理を容易に行うことができると
共に、余計なトレース用のメモリや余計なプログラムを
必要とせず、かつ、ＣＰＵの動作周波数を高める場合に
おいても、実行された命令の命令アドレスをデバッグ用
ツールに容易に取り込ませることができる。

【００４１】本発明中、第２の発明の半導体装置におい
ては、実行された命令の命令アドレスの外部への出力
と、対応する他のトレースデータの外部への出力とを同
一の外部端子を介して時分割的に行う出力切換回路を設
けるとしている。

【００４２】この結果、命令アドレス用の専用端子を設
けている従来例の場合と異なり、外部端子の数を減ら
し、チップサイズを縮小化すると共に、デバッグユニッ
トを介してデータを供給される装置、たとえば、デバッ
グ用ツールの外部端子を減少させることもできる。

【００４３】本発明中、第３の発明の半導体装置におい
ては、第１のアドレスを格納する第１のアドレスレジス
タと、第２のアドレスを格納する第２のアドレスレジス
タとを有し、ＣＰＵから出力されるアドレスが第１のア
ドレス、第２のアドレス、又は、第１のアドレスと第２
のアドレスとの間のアドレスと一致する場合に、ＣＰＵ
の動作を停止させるブレーク信号を発生するブレーク信
号発生回路を設けるとしている。

【００４４】この結果、デバッグ用ツールでブレーク判
定を行うようにしている従来例の場合と異なり、ＣＰＵ
の動作周波数が高くとも、最適なタイミングで、ＣＰＵ
に対してブレークを掛けることができる。

【００４５】本発明中、第４の発明の半導体装置におい
ては、表示内容により、ユーザプログラム又はツールプ
ログラムを選択的に実行可能とするフラグを設けるとし
ている。

【００４６】この結果、ユーザプログラム空間と、ツー
ルプログラム空間とを独立に存在させる場合において、
デバッグ途中にツールプログラムに制御が移った場合に
おいても、ツールプログラムからユーザプログラム空間
に存在するメモリ等の内容を書き換えることができる。

【００４７】

【実施例】以下、図１〜図５を参照して、本発明の一実
施例について、本発明を評価用チップに適用した場合を
例にして説明する。

【００４８】図１は、本発明の一実施例の要部を示すブ
ロック回路図であり、図１中、１１はチップ本体、１２
はパイプライン処理により命令の実行を行うＣＰＵ、１
３はＣＰＵ１２から出力される命令アドレスをデバッグ
用ツールに対して出力することを基本的な動作とするデ
バッグユニットである。

【００４９】また、１４はデバッグユニット１３から出
力される命令アドレス、データアドレス（データ・フェ
ッチ用のアドレスバス、いわゆる、データアドレスバス
上のアドレス）、データデータ（データ・フェッチ用の
データバス、いわゆる、データデータバス上のデータ）
を時分割的に共通の外部端子に出力させるための出力切
換回路である。

【００５０】また、１５はＣＰＵ１２から出力される命
令アドレス又はデータアドレスが予め設定されているブ
レークアドレスと一致する場合に、ＣＰＵ１２の動作を
停止させるブレーク信号を発生するブレーク信号発生回
路である。

【００５１】また、１６は命令アドレスバス（ＩＡ）、
１７は命令フェッチ用のデータバス、いわゆる、命令デ
ータバス（ＩＤ）、１８はデータアドレスバス（Ｄ
Ａ）、１９はデータデータバス（ＤＤ）である。

【００５２】また、２０はＣＰＵ１２から出力されるリ
ード信号を伝送するリード信号線、２１はＣＰＵ１２か
ら出力されるデバッグユニット１３のラッチ回路を制御
するラッチ制御信号を伝送するラッチ制御信号線であ
る。

【００５３】また、デバッグユニット１３において、２
２はＣＰＵ１２から出力された命令アドレスについてパ
イプライン制御を行うパイプラインであり、入力端を命
令アドレスバス１６に接続され、出力端を出力切換回路
１４に接続されている。

【００５４】また、パイプライン２２において、２３は
ＩＦステージ実行時に、ＣＰＵ１２から命令アドレスバ
ス１６に出力される命令アドレスをラッチし、このラッ
チした命令アドレスを、対応する命令のＩＤステージ実
行時に出力するＩＤステージ・ラッチである。

【００５５】また、２４はＩＤステージ・ラッチ２３か
ら、対応する命令のＩＤステージ実行時に出力される命
令アドレスをラッチし、このラッチした命令アドレス
を、対応する命令のＥＸステージ実行時に出力するＥＸ
ステージ・ラッチである。

【００５６】また、２５はＥＸステージ・ラッチ２４か
ら、対応する命令のＥＸステージ実行時に出力される命
令アドレスをラッチし、このラッチした命令アドレス
を、対応する命令のＭＡステージ実行時に出力するＭＡ
ステージ・ラッチである。

【００５７】また、デバッグユニット１３において、２
６はＣＰＵ１２から出力されるリード信号について、パ
イプライン２２と同様のパイプライン制御を行い、その
出力をデバッグ用ツールにリード・ストローブ信号とし
て供給するパイプラインであり、入力端をリード信号線
２０に接続され、出力端を外部端子３０に接続されてい
る。

【００５８】また、このパイプライン２６において、２
７はＩＦステージ実行時に、ＣＰＵ１２からリード信号
線２０上に出力されたリード信号をラッチし、このラッ
チしたリード信号を、対応する命令のＩＤステージ実行
時に出力するＩＤステージ・ラッチである。

【００５９】また、２８はＩＤステージ・ラッチ２７か
ら、対応する命令のＩＤステージ実行時に出力されるリ
ード信号をラッチし、このラッチしたリード信号を、対
応する命令のＥＸステージ実行時に出力するＥＸステー
ジ・ラッチである。

【００６０】また、２９はＥＸステージ・ラッチ２８か
ら、対応する命令のＥＸステージ実行時に出力されるリ
ード信号をラッチし、このラッチしたリード信号を、対
応する命令のＭＡステージ実行時に出力するＭＡステー
ジ・ラッチである。

【００６１】なお、ＩＤステージ・ラッチ２３、２７、
ＥＸステージ・ラッチ２４、２８、ＭＡステージ・ラッ
チ２５、２９は、それぞれ、そのラッチ内容を、ラッチ
制御信号線２１を介して供給されるラッチ制御信号によ
り無効とされるように構成されている。

【００６２】また、出力切換回路１４において、３１は
パイプライン２２から出力される命令アドレス、データ
アドレスバス１８に出力されるデータアドレス、又は、
データデータバス１９に出力されるデータデータの外部
端子３２への出力を切り換える切換スイッチ回路、３３
は切換スイッチ回路３１を制御する切換スイッチ制御回
路である。

【００６３】この切換スイッチ制御回路３３は、パイプ
ライン２２から出力される命令アドレス、データアドレ
スバス１８に出力されるデータアドレス、又は、データ
データバス１９に出力されるデータデータを時分割的に
外部端子３２に出力するように、あるいは、パイプライ
ン２２から出力される命令アドレスのみを継続的に外部
端子３２に出力するように、切換スイッチ回路３１を制
御するように構成されている。

【００６４】また、ブレーク信号発生回路１５は、図２
に示すように構成されている。図２中、３５は上限のブ
レークアドレスを格納するためのアドレスレジスタ、３
６は下限のブレークアドレスを格納するためのアドレス
レジスタである。

【００６５】また、３７はアドレスレジスタ３５に格納
されたアドレスと、入力されるアドレス（命令アドレス
又はデータアドレス）とをウインド比較するウインド比
較器である。

【００６６】また、３８はアドレスレジスタ３６に格納
されたアドレスと、入力されるアドレス（命令アドレス
又はデータアドレス）とをウインド比較するウインド比
較器である。

【００６７】また、３９はウインド比較器３７、３８の
出力をＯＲ処理してＣＰＵ１２に対してブレークを掛け
るべきか否かを判定してブレーク信号を発生するブレー
ク判定回路である。

【００６８】また、４０は入力されるアドレスがアドレ
スレジスタ３５に格納されているアドレス、アドレスレ
ジスタ３５に格納されているアドレス、又は、アドレス
レジスタ３５、３６に格納されているアドレスに挟まれ
ているアドレスと一致する場合に、ブレーク信号を発生
させるモードと、入力されるアドレスがアドレスレジス
タ３５に格納されているアドレス、又は、アドレスレジ
スタ３６に格納されているアドレスと一致した場合に、
ブレーク信号を発生させるモードとを、選択的に設定す
るためのモード設定レジスタである。

【００６９】また、４１はモード設定レジスタ４０に設
定されたモードを実行させるように、ブレーク判定回路
３９を制御するブレーク判定制御回路である。

【００７０】また、本実施例においては、図３に示すよ
うに、デバッグユニット１３にバス切換用フラグ４２が
設けられる。

【００７１】このバス切換用フラグ４２は、たとえば、
「１」を表示する場合には、バスの信号の流れをＣＰＵ
１２とリソースとの間で可能とすることにより、ユーザ
プログラムを実行可能とし、「０」を表示する場合に
は、バスの信号の流れをＣＰＵ１２とデバッグ用ツール
との間で可能とすることにより、ツールプログラムを実
行可能とするものである。

【００７２】図４は、本実施例において、ＣＰＵ１２が
分岐命令を実行する場合の動作を説明するためのタイム
チャートであり、ＣＰＵ１２で行われるパイプライン処
理の例、命令アドレスバス１６の内容、デバッグ用ツー
ルに出力される命令アドレス、デバッグ用ツールに出力
されるリード・ストローブ信号を示している。

【００７３】また、図５も、本実施例において、ＣＰＵ
１２が分岐命令を実行する場合の動作を説明するための
タイムチャートであり、命令アドレスバス１６の内容、
ＩＤステージ・ラッチ２３のラッチ内容、ＥＸステージ
・ラッチ２４のラッチ内容、ＭＡステージ・ラッチ２５
のラッチ内容、ＭＡステージ・ラッチ２５の出力、リー
ド信号線２０の内容、ＩＤステージ・ラッチ２７のラッ
チ内容、ＥＸステージ・ラッチ２８のラッチ内容、ＭＡ
ステージ・ラッチ２９のラッチ内容、ＭＡステージ・ラ
ッチ２９の出力、リード・ストローブ信号を示してい
る。

【００７４】ここに、図４に示すように、ＣＰＵ１２が
命令１→命令２→命令３→命令４→命令５の順に命令１
〜命令５をフェッチした場合において、たとえば、命令
１が分岐命令、命令４が分岐先の命令である場合には、
命令２及び命令３はキャンセルとされ、命令２はＩＤ２
ステージまで行われ、実行ステージ以降は実行されず、
命令３はＩＦ３ステージまで行われ、命令デコード・ス
テージ以降は実行されない。

【００７５】この結果、この場合には、命令アドレスバ
ス１６の内容は、命令フェッチＩＦ１に使用される命令
アドレス→命令フェッチＩＦ２に使用される命令アドレ
ス→命令フェッチＩＦ３に使用される命令アドレス→命
令フェッチＩＦ４に使用される命令アドレス→命令フェ
ッチＩＦ５に使用される命令アドレスの順に変化する。

【００７６】即ち、図５に示すように、ＩＦ１ステージ
実行時においては、命令アドレスバス１６の内容は、命
令フェッチＩＦ１に使用される命令アドレスとなり、こ
の命令フェッチＩＦ１に使用される命令アドレスは、Ｉ
Ｄステージ・ラッチ２３にラッチされる。

【００７７】また、この場合、リード信号線２０の内容
は、命令フェッチＩＦ１に使用されるリード信号（図に
はＩＦ１とのみ記載。以下、同様。）となり、この命令
フェッチＩＦ１に使用されるリード信号は、ＩＤステー
ジ・ラッチ２７にラッチされる。

【００７８】次のＩＦ２ステージ実行時においては、命
令アドレスバス１６の内容は、命令フェッチＩＦ２に使
用される命令アドレスとなり、この命令フェッチＩＦ２
に使用される命令アドレスは、ＩＤステージ・ラッチ２
３にラッチされる。

【００７９】そして、ＩＤステージ・ラッチ２３から命
令フェッチＩＦ１に使用された命令アドレスが出力さ
れ、この命令フェッチＩＦ１に使用された命令アドレス
はＥＸステージ・ラッチ２４にラッチされる。

【００８０】また、この場合、リード信号線２０の内容
は、命令フェッチＩＦ２に使用されるリード信号（図に
はＩＦ２とのみ記載。以下、同様。）となり、この命令
フェッチＩＦ２に使用されるリード信号は、ＩＤステー
ジ・ラッチ２７にラッチされる。

【００８１】そして、ＩＤステージ・ラッチ２７から命
令フェッチＩＦ１に使用されたリード信号が出力され、
この命令フェッチＩＦ１に使用されたリード信号はＥＸ
ステージ・ラッチ２８にラッチされる。

【００８２】次のＩＦ３ステージ実行時においては、命
令アドレスバス１６の内容は、命令フェッチＩＦ３に使
用される命令アドレスとなり、この命令フェッチＩＦ３
に使用される命令アドレスは、ＩＤステージ・ラッチ２
３にラッチされる。

【００８３】そして、ＩＤステージ・ラッチ２３から命
令フェッチＩＦ２に使用された命令アドレスが出力さ
れ、この命令フェッチＩＦ２に使用された命令アドレス
はＥＸステージ・ラッチ２４にラッチされる。

【００８４】また、ＥＸステージ・ラッチ２４から命令
フェッチＩＦ１に使用された命令アドレスが出力され、
この命令フェッチＩＦ１に使用された命令アドレスはＭ
Ａステージ・ラッチ２５にラッチされる。

【００８５】また、この場合、リード信号線２０の内容
は、命令フェッチＩＦ３に使用されるリード信号（図に
はＩＦ３とのみ記載。以下、同様。）となり、この命令
フェッチＩＦ３に使用されるリード信号は、ＩＤステー
ジ・ラッチ２７にラッチされる。

【００８６】そして、ＩＤステージ・ラッチ２７から命
令フェッチＩＦ２に使用されたリード信号が出力され、
この命令フェッチＩＦ２に使用されたリード信号はＥＸ
ステージ・ラッチ２８にラッチされる。

【００８７】また、ＥＸステージ・ラッチ２８から命令
フェッチＩＦ１に使用されたリード信号が出力され、こ
の命令フェッチＩＦ１に使用されたリード信号はＭＡス
テージ・ラッチ２９にラッチされる。

【００８８】次のＩＦ４ステージ実行時においては、命
令アドレスバス１６の内容は、命令フェッチＩＦ４のた
めの命令アドレスとなり、この命令フェッチＩＦ４のた
めの命令アドレスがＩＤステージ・ラッチ２３にラッチ
される。

【００８９】この場合、ＭＡ１ステージにおいて、命令
１の実行のため、分岐先のアドレスにアクセスされるの
で、命令２及び命令３については、その実行がキャンセ
ルされる。

【００９０】そこで、ＩＤステージ・ラッチ２３にラッ
チされている命令フェッチＩＦ３に使用された命令アド
レス、及び、ＥＸステージ・ラッチ２４にラッチされて
いる命令フェッチＩＦ２に使用された命令アドレスは無
効とされる。

【００９１】また、同時に、ＭＡステージ・ラッチ２５
から命令フェッチＩＦ１に使用された命令アドレスが出
力され、この命令フェッチＩＦ１に使用された命令アド
レスは出力切換回路１４の切換スイッチ回路３１及び外
部端子３２を介してデバッグ用ツールに出力される。

【００９２】また、この場合、リード信号線２０の内容
は、命令フェッチＩＦ４に使用されるリード信号（図に
はＩＦ４とのみ記載。以下、同様。）となり、この命令
フェッチＩＦ４に使用されるリード信号は、ＩＤステー
ジ・ラッチ２７にラッチされる。

【００９３】但し、ＩＤステージ・ラッチ２７にラッチ
されていた命令フェッチＩＦ３に使用されたリード信
号、及び、ＥＸステージ・ラッチ２８にラッチされてい
た命令フェッチＩＦ２に使用されたリード信号は無効と
される。

【００９４】また、同時に、ＭＡステージ・ラッチ２９
から命令フェッチＩＦ１に使用されたリード信号が出力
され、この命令フェッチＩＦ１に使用されたリード信号
は、リード・ストローブ信号として、外部端子３０を介
してデバッグ用ツールに出力される。

【００９５】次のＩＦ５ステージ実行時においては、命
令アドレスバス１６の内容は、命令フェッチＩＦ５に使
用する命令アドレスとなり、この命令フェッチＩＦ５に
使用する命令アドレスは、ＩＤステージ・ラッチ２３に
ラッチされる。

【００９６】そして、ＩＤステージ・ラッチ２３から命
令フェッチＩＦ４に使用された命令アドレスが出力さ
れ、この命令フェッチＩＦ４に使用された命令アドレス
はＥＸステージ・ラッチ２４にラッチされる。

【００９７】また、この場合、リード信号線２０の内容
は、命令フェッチＩＦ５に使用されるリード信号（図に
はＩＦ５とのみ記載。以下、同様。）となり、この命令
フェッチＩＦ５に使用されるリード信号は、ＩＤステー
ジ・ラッチ２７にラッチされる。

【００９８】そして、ＩＤステージ・ラッチ２７から命
令フェッチＩＦ４に使用されたリード信号が出力され、
この命令フェッチＩＦ４に使用されたリード信号はＥＸ
ステージ・ラッチ２８にラッチされる。

【００９９】次のサイクルになると、ＩＤステージ・ラ
ッチ２３から命令フェッチＩＦ５に使用された命令アド
レスが出力され、この命令フェッチＩＦ５に使用された
命令アドレスはＥＸステージ・ラッチ２４にラッチされ
る。

【０１００】そして、ＥＸステージ・ラッチ２４から命
令フェッチＩＦ４に使用された命令アドレスが出力さ
れ、この命令フェッチＩＦ４に使用された命令アドレス
はＭＡステージ・ラッチ２５にラッチされる。

【０１０１】また、ＩＤステージ・ラッチ２７から命令
フェッチＩＦ５に使用されたリード信号が出力され、こ
の命令フェッチＩＦ５に使用されたリード信号はＥＸス
テージ・ラッチ２８にラッチされる。

【０１０２】また、ＥＸステージ・ラッチ２８から命令
フェッチＩＦ４に使用されたリード信号が出力され、こ
の命令フェッチＩＦ４に使用されたリード信号はＭＡス
テージ・ラッチ２９にラッチされる。

【０１０３】更に次のサイクルになると、ＥＸステージ
・ラッチ２４から命令フェッチＩＦ５に使用された命令
アドレスが出力され、この命令フェッチＩＦ５に使用さ
れた命令アドレスはＭＡステージ・ラッチ２５にラッチ
される。

【０１０４】また、ＭＡステージ・ラッチ２５から命令
フェッチＩＦ４に使用された命令アドレスが出力され、
出力切換回路１４の切換スイッチ回路３１及び外部端子
３２を介してデバッグ用ツールに供給される。

【０１０５】また、ＥＸステージ・ラッチ２８から命令
フェッチＩＦ５に使用されたリード信号が出力され、こ
の命令フェッチＩＦ５に使用されたリード信号はＭＡス
テージ・ラッチ２９にラッチされる。

【０１０６】また、ＭＡステージ・ラッチ２９から命令
フェッチＩＦ４に使用されたリード信号が出力され、こ
の命令フェッチＩＦ４に使用されたリード信号は、リー
ド・ストローブ信号として、外部端子３０を介してデバ
ッグ用ツールに供給される。

【０１０７】更に次のサイクルになると、ＭＡステージ
・ラッチ２５から命令フェッチＩＦ５に使用された命令
アドレスが出力され、出力切換回路１４の切換スイッチ
回路３１及び外部端子３２を介してデバッグ用ツールに
供給される。

【０１０８】また、ＭＡステージ・ラッチ２９から命令
フェッチＩＦ５に使用されたリード信号が出力され、こ
の命令フェッチＩＦ５に使用されたリード信号は、リー
ド・ストローブ信号として、外部端子３０を介してデバ
ッグ用ツールに供給される。

【０１０９】したがって、この例の場合、デバッグ用ツ
ールに出力される命令アドレスと、デバッグ用ツールに
出力されるリード・ストローブ信号との関係は、図４に
示すようになる。

【０１１０】このように、本実施例においては、命令を
実行された命令アドレス、即ち、命令フェッチＩＦ１、
ＩＦ４、ＩＦ５に使用された命令アドレスのみがデバッ
グ用ツールに出力されると共に、これら命令フェッチＩ
Ｆ１、ＩＦ４、ＩＦ５に使用された命令アドレスが出力
される場合に、リード・ストローブ信号が活性レベルで
あるＨレベルとされ、これら命令フェッチＩＦ１、ＩＦ
４、ＩＦ５に使用された命令アドレスのリード・ストロ
ーブの指示がデバッグ用ツールに対して行われる。

【０１１１】したがって、本実施例によれば、ＣＰＵか
ら出力される命令アドレスを全てデバッグ用ツールに出
力するように構成されたデバッグユニットを設ける従来
例の場合と異なり、余計なトレース用のメモリや余計な
プログラムを必要とせず、かつ、ＣＰＵの動作周波数を
高める場合においても、実行された命令の命令アドレス
をデバッグ用ツールに容易に取り込ませることができ、
正確なデバッグを行うことができる。

【０１１２】なお、出力切換回路１４を設けない場合で
あっても、デバッグユニット１３を設けると共に、命令
アドレス用の外部端子、データアドレス用の外部端子、
及び、データデータ用の外部端子を設けるようにする場
合には、本実施例と同様に、余計なトレース用のメモリ
や余計なプログラムを必要とせず、かつ、ＣＰＵの動作
周波数を高める場合においても、実行された命令の命令
アドレスをデバッグ用ツールに容易に取り込ませること
ができ、正確なデバッグを行うことができる。

【０１１３】また、このようにする場合には、デバッグ
ユニット１３からの命令アドレスの出力と、この命令ア
ドレスの命令によりデータ・フェッチ用のアドレスバス
及びデータバスに出力されるアドレス及びデータの出力
とが同一のサイクル時に行われる。

【０１１４】また、本実施例においては、出力切換回路
１４を設け、命令アドレス、データアドレス、データデ
ータの出力を時分割的に共通の外部端子３２に出力させ
ることができるようにされている。

【０１１５】したがって、本実施例によれば、命令アド
レス用の専用端子を設けている従来例の場合と異なり、
外部端子の数を減らし、チップサイズを縮小化し、価格
の低減化を図ることができると共に、デバッグ用ツール
の端子を減少させ、デバッグ用ツールの価格を低減化す
ることもできる。

【０１１６】なお、デバッグユニット１３がパイプライ
ン制御を行わない場合においても、出力切換回路１４を
設け、命令アドレス、データアドレス、データデータの
出力を時分割的に共通の外部端子３２に出力させること
ができるように構成する場合には、外部端子の数を減ら
し、チップサイズを縮小化し、価格の低減化を図ること
ができると共に、デバッグ用ツールの端子を減少させ、
デバッグ用ツールの価格を低減化することもできる。

【０１１７】また、本実施例においては、ブレーク信号
発生回路１５を設け、ＣＰＵ１２から出力される命令ア
ドレス又はデータアドレスが予め設定されているブレー
クアドレスと一致する場合には、ＣＰＵ１２に対してブ
レーク信号を出力させることができるように構成されて
いる。

【０１１８】したがって、本実施例によれば、デバッグ
用ツールでブレーク判定を行うようにしている従来例の
場合と異なり、ＣＰＵ１２の動作周波数が高くとも、最
適なタイミングで、ＣＰＵ１２に対してブレークを掛け
ることができるので、精度の高いデバッグを行うことが
できる。

【０１１９】また、本実施例においては、デバッグユニ
ット１３にバス切換用フラグ４２を設け、「１」を表示
する場合には、ユーザプログラムを実行可能とし、
「０」を表示する場合には、ツールプログラムを実行可
能としている。

【０１２０】したがって、本実施例によれば、ユーザプ
ログラム空間と、ツールプログラム空間とを独立に存在
させる場合において、デバッグ途中にツールプログラム
に制御が移った場合においても、ツールプログラムから
ユーザプログラム空間に存在するメモリ等の内容を書き
換えることができ、精度の高いデバッグを行うことがで
きる。

【０１２１】なお、上述の実施例においては、本発明を
評価用チップに適用した場合について説明したが、本発
明は、ユーザが使用する実際のチップ、いわゆる、実チ
ップにも適用することができるものである。

【０１２２】

【発明の効果】本発明中、第１の発明による半導体装置
によれば、デバッグユニットは、ＣＰＵから出力された
命令アドレスをパイプライン制御し、実行された命令の
命令アドレスのみを出力するパイプラインを設けて構成
するとしたことにより、ＣＰＵから出力される命令アド
レスを全て外部に出力するようにされたデバッグユニッ
トを設ける従来例の場合と異なり、デバッグユニットが
出力するデータの処理を容易に行うことができると共
に、余計なトレース用のメモリや余計なプログラムを必
要とせず、かつ、ＣＰＵの動作周波数を高める場合にお
いても、実行された命令の命令アドレスをデバッグ用ツ
ールに容易に取り込ませることができる。

【０１２３】本発明中、第２の発明による半導体装置に
よれば、実行された命令の命令アドレスの外部への出力
と、対応する他のトレースデータの外部への出力とを同
一の外部端子を介して時分割的に行う出力切換回路を設
けるとしているので、命令アドレス用の専用端子を設け
ている従来例の場合と異なり、外部端子の数を減らし、
チップサイズを縮小化し、価格の低減化を図ることがで
きると共に、デバッグユニットを介してデータを供給さ
れる装置、たとえば、デバッグ用ツールの外部端子を減
少させ、このような装置の価格の低減化を図ることもで
きる。

【０１２４】本発明中、第３の発明による半導体装置に
よれば、第１のアドレスを格納する第１のアドレスレジ
スタと、第２のアドレスを格納する第２のアドレスレジ
スタとを有し、ＣＰＵから出力されるアドレスが第１の
アドレス、第２のアドレス、又は、第１のアドレスと第
２のアドレスとの間のアドレスと一致する場合に、ＣＰ
Ｕの動作を停止させるブレーク信号を発生するブレーク
信号発生回路を設けるとしたことにより、デバッグ用ツ
ールでブレーク判定を行うようにしている従来例の場合
と異なり、ＣＰＵの動作周波数が高くとも、最適なタイ
ミングで、ＣＰＵに対してブレークを掛けることができ
る。

【０１２５】本発明中、第４の発明による半導体装置に
よれば、表示内容により、ユーザプログラム又はツール
プログラムを選択的に実行可能とするフラグを設けると
したことにより、ユーザプログラム空間と、ツールプロ
グラム空間とを独立に存在させる場合において、デバッ
グ途中にツールプログラムに制御が移った場合において
も、ツールプログラムからユーザプログラム空間に存在
するメモリ等の内容を書き換えることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の要部を示すブロック回路図
である。

【図２】本発明の一実施例を構成するブレーク信号発生
回路の構成を示すブロック回路図である。

【図３】本発明の一実施例を構成するバス切換用フラグ
の存在を示すブロック回路図である。

【図４】本発明の一実施例において、ＣＰＵが分岐命令
を実行する場合の動作を説明するためのタイムチャート
である。

【図５】本発明の一実施例において、ＣＰＵが分岐命令
を実行する場合の動作を説明するためのタイムチャート
である。

【図６】従来の評価用チップの一例の要部を示すブロッ
ク回路図である。

【図７】図６に示す評価用チップが設けるＣＰＵで行わ
れるパイプライン処理の例を示すタイムチャートであ
る。

【図８】図６に示す評価用チップにおいて、ＣＰＵが分
岐命令を実行する場合の動作を説明するためのタイムチ
ャートである。

【符号の説明】

１６（ＩＡ）命令アドレスバス１７（ＩＤ）命令データバス１８（ＤＡ）データアドレスバス１９（ＤＤ）データデータバス

フロントページの続き (72)発明者西田秀二神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者高橋均神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】ＣＰＵと、このＣＰＵから出力された命令
アドレスを外部に出力するデバッグユニットとを有して
なる半導体装置において、前記デバッグユニットは、前
記ＣＰＵから出力された命令アドレスをパイプライン制
御し、実行された命令の命令アドレスのみを出力するパ
イプラインを設けて構成されていることを特徴とする半
導体装置。
【請求項２】前記実行された命令の命令アドレスの外部
への出力と、対応する他のトレースデータの外部への出
力とが同一サイクル時に行われるように構成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】前記実行された命令の命令アドレスの外部
への出力と、対応する他のトレースデータの外部への出
力とが同一の外部端子を介して時分割的に行われるよう
に構成されていることを特徴とする請求項１記載の半導
体装置。
【請求項４】ＣＰＵと、このＣＰＵから出力された命令
アドレスを外部に出力するデバッグユニットとを有して
なる半導体装置において、実行された命令の命令アドレ
スの外部への出力と、対応する他のトレースデータの外
部への出力とを、同一の外部端子を介して、時分割的に
行う出力切換回路を設けていることを特徴とする半導体
装置。
【請求項５】前記出力切換回路は、選択により、特定の
トレースデータのみを連続して出力させることができる
ように構成されていることを特徴とする請求項４記載の
半導体装置。
【請求項６】ＣＰＵと、このＣＰＵから出力された命令
アドレスを外部に出力するデバッグユニットとを有して
なる半導体装置において、第１のアドレスを格納する第
１のアドレスレジスタと、第２のアドレスを格納する第
２のアドレスレジスタとを有し、前記ＣＰＵから出力さ
れるアドレスが前記第１のアドレス、前記第２のアドレ
ス、又は、前記第１のアドレスと前記第２のアドレスと
の間のアドレスと一致する場合に、前記ＣＰＵの動作を
停止させるブレーク信号を発生するブレーク信号発生回
路を設けていることを特徴とする半導体装置。
【請求項７】前記ブレーク信号発生回路は、選択によ
り、前記ＣＰＵから出力されるアドレスが前記第１のア
ドレス又は前記第２のアドレスである場合にのみ、前記
ＣＰＵの動作を停止させるブレーク信号を発生させるこ
とができるように構成されていることを特徴とする請求
項６記載の半導体装置。
【請求項８】ＣＰＵと、このＣＰＵから出力された命令
アドレスを外部に出力するデバッグユニットとを有して
なる半導体装置において、表示内容により、ユーザプロ
グラム又はツールプログラムを選択的に実行可能とする
フラグを設けていることを特徴とする半導体装置。