JPH04199336A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野〕 本発明は、マイクロコンピュータの割込み機能さらには
割込み入力発生時のプログラムカウンタ（ｐｃ）値の退
避、割込み処理ルーチンからの復帰方式に関して有効な
技術に関し、例えばインサーキット・エミュレータに利
用して有効な技術に関するものである。

［従来の技術］ マイクロコンピュータ応用機器の開発において、その応
用システムのデバッグやそのシステムの詳細な評価を行
なうため、インサーキット・エミュレータが使用されて
いる。斯るインサーキット・エミュレータ２は、第４図
に示すごとく、ソフトウェア開発用の親計算機（ホスト
コンピュータ）などのシステム開発装置１と、開発中の
応用機器３との間に接続され、その応用機器に含まれる
マイクロコンピュータ（ターゲット・マイクロコンピュ
ータ）の機能を代行する一方でデバッガ−としての機能
を持ち、詳細なシステムデバッグを支援する。

従来のインサーキット・エミュレータは、例えば第５図
に示すように、ターゲットマイクロコンピュータの機能
を代行するエミユレーション用のスレーブマイクロコン
ピュータ１１と、エミュレーションや各種デバッグ機能
を実現するためのエミュレーション制御部１２、プログ
ラムの実行やトレースの停止条件を設定し、条件が成立
したときにプログラムもしくはトレースを停止させるブ
レークポイント制御部１３、トレースメモリ部１４、応
用機器（ユーザシステム）のメモリが用意されていない
場合に貸し出される代行メモリ部１５、スタックメモリ
への書き込み、読み出しを行なうためのスタック制御部
１６及びそれらの制御を司るためのマスクマイクロコン
ピュータ１７などが内蔵されてなる（昭和５９年１１月
３０日オーム社発行のＩＩ、ＳｌハンドブックＪ　ｐ５
６２乃至ｐ５６３及び昭和６０年１０月１日日立マイク
ロコンピュータエンジニアリング発行の「日立マイコン
技報」第２巻第２号第２１頁乃至第２２頁参照）。

斯るインサーキット・エミュレータは、その本体から延
長されたケーブル４の先端のプラグが、応用機器に設け
られたターゲットマイクロコンピュータ用ソケット５に
結合されることにより、上記スレーブマイクロコンピュ
ータ１１がターゲットマイクロコンピュータの機能を代
行するようなエミュレーション機能を備える。更に、エ
ミュレーション実行中に各種データやステータス信号な
どを実時間でサンプリングし、それをトレースメモリ部
１４などに格納する実時間トレース機能や、エミユレー
ション用マイクロコンピュータ１．　ｌによる応用機器
の制御動作を実質的に停止させるブレーク機能などの各
種デバッグ機能が備えられている。

また、ユーザプログラム実行を停止させる時。

スレーブマイクロコンピュータへエミュレータ専用のブ
レーク割込みを入力し、ブレーク割込みが受は付けられ
た時のブレーク割込みアクノリッジサイクルでユーザプ
ログラム停止時のプログラムカウンタの内容（以下、Ｐ
Ｃ値と称する）を退避する必要がある。そのため、ユー
ザプログラムスタート時にはプログラムカウンタの内容
を上記スタックメモリから読み出す必要がある。そこで
、スタックメモリへの書込み、読出しの際に、スタック
サイクル、アンスタックサイクルを検出するためのサイ
クル検出回路、スタックメモリのアドレスカウンタ回路
等からなるスタック制御部１６が設けられていた。また
、従来のエミュレータでは、ブレーク時のＰＣ値を割込
みスタック用メモリに格納していた。

［発明が解決しようとする課題］ しかしながら、従来は、スレーブマイクロコンピュータ
の外側に、エミュレータ専用のブレーク割込み入力によ
るブレーク割込みアクノリッジサイクルを検出する回路
やプログラムカウンタの内容を格納するためのスタック
メモリおよびそのアドレス・カウンタ回路等を設けてい
たため、エミュレータの論理回路（ハードウェア）が増
大してしまうという問題があった。

また、従来のエミュレータにおいては、ブレーク割込み
とユーザーシステム側からの割込みとが重なったような
場合、スタック情報を詳細に解析しないと、いずれの割
込みで停止したのか分からないという問題点があった。

本発明の目的は、エミュレータのブレーク発生時におけ
るスタック（退避）制御、ユーザプログラムスター］・
時のアンスタック（復帰）制御を効率よく行なうことが
できるとともに、エミュレータのハードウェアの規模を
縮小化できるようにすることにある。

本発明の他の目的は、エミュレータ専用のブレーク割込
みと他の割込みとを容易に識別し、デバラグ効率を向上
させ得るようなエミュレーション技術を提供することに
ある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち１割込み制御回路を備えたマイクロコンピュー
タ内に、ブレーク割込み要求発生時のプログラムカウン
タの内容を格納するためのレジスタと、割込み要求発生
によりプログラム例外処理を行なう際に、割込み処理発
生時のプログラムカウンタの内容をサンプリングして上
記レジスタに退避するとともに、割込み終了時には上記
レジスタに退避されている値をプログラムカウンタへ復
帰させるための制御回路とを設け、割込制御回路内のス
タックポインタの示すアドレス値（ベクタアドレス）に
影響されることなくブレーク割込み処理を行うようにし
たものである。

［作用］ 上記した手段によれば、エミュレータにおけるブレーク
割込み発生時やリターンブレーク時にマイクロコンピュ
ータの動作サイクルをエミュレータのハードウェアで監
視していなくても自動的にそのときのプログラムカウン
タの値を内部のレジスタに退避し保持することができる
ため、エミュレータ側のハードウェアを簡略化すること
ができ、システムの小型化を実現することができる。

また、ブレーク割込みのときのＰＣ値は内部レジスタに
格納され、その他の割込みのときのＰＣ値はユーザスタ
ックエリアに格納されるため、ブレーク割込みと他の割
込みが重なっても容易にこれを識別することができるよ
うになる。

［実施例］ 以下本発明の一実施例を図面を用いて説明する。

第２図には本発明をエミュレータにおけるスレーブマイ
クロコンピュータに適用した場合の実施例が示されてい
る。

第２図に示されるエミュレータ２には、ユーザによって
開発されたマイクロコンピュータ応用機器に含まれてい
るターゲットマイクロコンピュータの機能を代行してそ
の応用機器の動作制御即ちエミュレーションを行なうた
めのスレーブマイクロコンピュータ１１と、各種デバッ
グ機能を達成するための制御を司るマスタマイクロコン
ピュータ１７か含まれている。上記スレーブマイクロコ
ンピュータ１１は、代行制御を行なう性質上、少なくと
も図示しないユーザシステム内のターゲットマイクロコ
ンピュータと同等の機能を有し、スレーブデータバス、
スレーブアドレスバス、及びスレーブ制御バス（各図示
省略）を内蔵してなるケーブル４によってマイクロコン
ピュータ応用機器のターゲットマイクロコンピュータ搭
載エリア（ソケット）に接続されている。マイクロコン
ピュータ応用機器にはそのシステム構成に応じて種々の
デバイスが搭載され、それらは、ユーザプログラムに基
づいて動作されるスレーブマイクロコンピュータ１１の
代行制御を受けるようになっている。

エミュレータに接続されてシステムデバッグや評価の対
象となるマイクロコンピュータ応用機器は、まだシステ
ムの開発途中にあるから、その開発途中のマイクロコン
ピュータ応用機器には、その動作に必要なユーザメモリ
が搭載されていない場合がある。そのためエミュレータ
２には、ユーザメモリの不足分を補うためのユーザ代行
メモリ部１５が用意されている。このユーザ代行メモリ
部１５はＲＡＭ　（ランダム・アクセス・メモリ）のよ
うな書き換え可能な半導体装置によって構成されている
。さらに、エミュレータ実行中に各種データやステータ
ス信号などをサンプリングし、それを記憶するトレース
メモリ部１４及びスレーブマイクロコンピュータ１１に
よる応用機器の制御動作を停止させるブレークポイント
制御部１３、エミュレーション開始、停止時のプログラ
ムカウンタ制御を行なうスタック制御回路１６等を備え
ている。なお、特に制限されないが、エミュレーション
制御部１２、ブレーク制御部１３および代行メモリ部１
５は、トレースメモリ部１４と同様に、スレーブバス２
１を介してスレーブマイクロコンピュータ１１に、また
マスタバス２２を介してマスタマイクロコンピュータＩ
７に接続されている。各機能の実行は、インサーキット
エミュレータ本体２に接続される親計算機側のコンソー
ル１０によってコントロールされる。

さらに、インサーキット・エミュレータ２内には、マス
クマイクロコンピュータ１７がコンソール１０との間で
データ通信を行なうためのシリアルインタフェース回路
１８が設けられている。また、スレーブマイクロコンピ
ュータ１１からはインタフェース回路１９を介してケー
ブル４が延長され、このケーブルの先端に設けられてい
るプラグ４ａをマイクロプロセッサ応用機器としてのユ
ーザ実機上のＣＰＵソケット５に接続させることによっ
て、スレーブマイクロコンピュータＩＩはユーザ実機を
代行制御する。

第２図に示されているエミュレータに使用されているス
レーブマイクロコンピュータ１１は内部機能として、第
１図に示すような構成からなるスタック機能を有してい
る。すなわち、第１図において、符号３１は、スレーブ
マイクロコンピュータ１】の内部データバスであり、内
部データバス３１には、命令フェッチアドレスを示すプ
ログラムカウンタ　（ＰＣ）３２が接続されるとともに
、エミュレータ専用ブレーク割込発生時におけるプログ
ラムカウンタ３２の内容を格納するためのスタックレジ
スタ３４がデータバッファ３３を介して接続されている
。

また、上記スレーブマイクロコンピュータ１１内には、
ブレーク割込み要求発生Ｇと基づいてプログラム例外処
理を行なう際に、割込み発生時のプログラムカウンタ３
２の内容を退避し、リターンブレーク時にそれを復帰す
るための制御回路３５が設けられている。この制御回路
３５は図示しない割込み制御回路から供給されるブレー
ク発生信号ＢＲ３等に基づいてブレーク発生を検出して
スタックレジスタ３４への書込みサイクルを識別するス
タック制御回路３６と、リターンブレーク命令実行時に
、図示しない命令デコーダから出力されるリターンブレ
ーク発生信号ＲＢＳ等を検出しスタックレジスタ３４に
格納されている値をプログラムカウンタ３２へ復帰させ
るためのアンスタック制御回路３７とを備えている。

上記スタックレジスタ３４は、スレーブマイクロコンピ
ュータ１１の割込み処理サイクル中にのみ有効とされる
レジスタであり、割込み処理サイクル中におけるこのレ
ジスタ３４への書込み、読出しの制御はスタック制御回
路３６で行なわれる。

すなわち、エミュレータ専用のブレーク割込み発生時に
おけるＰＣ値をスレーブマイクロコンピュータｌｌ内の
内部データバス３１から、スタック制御回路３６によっ
て制御されるデータバッファ３３を介してスタックレジ
スタ３４へ書き込むようになっている。これによりエミ
ュレータのハードウェアにブレーク割込み処理サイクル
を検出する回路やスタック用アドレスカウンタ等からな
るスタック制御回路を搭載したり、代行メモリ内のスタ
ックエリアの情報を詳細に解析したりしなくても、スレ
ーブマイクロコンピュータ１】内のスタックレジスタ３
４の内容を読み出して外部へ出力させることで容易にブ
レーク割込みが実行されたか否かを知ることができる。

一方、ブレーク割込み処理からの復帰は、ブレーク割込
み処理ルーチンの最後にリターンブレーク命令を実行す
ることにより、スタックレジスタ３４の内容を読み出し
てプログラムカウンタ３２へ復帰させ、ユーザプログラ
ムの実行を再開させることにより行なわれる。上記制御
回路３５によるスタック制御では、第３図（Ａ）に示す
ように、ブレークアクノリッジサイクルを検出し、デー
タバッファ３３をスタックレジスタ側へ切り換える信号
４１を発生するとともにスタックレジスタ３４への書込
み指令を与えるスタックライト信号ＳＷを形成する。ま
た、アンスタック制御では、第３図（Ｂ）に示すように
、リターンブレーク命令実行サイクルを検出してスタッ
クレジスタ３４の読出し指令を与えるスタックリード信
号ＳＲとデータバッファ３３をバス側へ切り換える信号
４２が形成される。これらのタイミング信号の作成によ
り適切なスタック、アンスタック制御が実行されるよう
になっている。

上記スタックレジスタ３４の読出しは、例えばスタック
レジスタ３４をスレーブマイクロコンピュータのアドレ
ス空間に配置し、スタック制御回路３６内に内部アドレ
スバス５４からその割当アドレスをデコードするアドレ
スデコーダを設けることによって容易に行うことができ
る。

上記実施例では、ユーザプログラム実行中、スタックレ
ジスタ３４への書込み、読出し等のアクセスは禁止され
る。

このように、上記実施例ではスタックレジスタ３４がブ
レーク割込み処理中のみ有効とされ、割込み制御回路内
のスタックポインタの示すアドレス値の影響を受けずに
動作される。従って、スタックポインタに従ってスタッ
ク処理が実行されるブレーク割込み以外の割込みとブレ
ーク割込みとが明確に区別される。

また、上記実施例のスタック制御回路３６には、リフレ
ッシュ制御回路やＤＭＡコントローラ（いずれも図示省
略）からのリフレッシュ制御信号ＲＦＰおよびデータ転
送制御信号ＤＴＲを入力させることで、これらの信号に
基づいてリフレッシュサイクルやＤＭＡ転送サイクルを
識別して、誤ったプログラムカウンタの値がスタックレ
ジスタに格納されないようにすることができる。

なお、上記実施例では、マイクロコンピュータ内に割込
み要求発生時のプログラムカウンタの内容を退避するた
めのスタックレジスタを設けるようにしたが、エミュレ
ータ専用のブレーク割込みに限定することなくユーザス
タックをマイクロコンピュータ内部のレジスタ群に格納
するようにしてもよい。このようにすると、ユーザ自身
がスタック領域を確保する必要がなくなるため、不用意
な書き込み等によりスタックエリアが破壊される事態を
防止することができる。

また、第３図には、ＰＣ値を上位と下位とに分けてデー
タバス上に出力するようにされているマイクロコンピュ
ータに適用した場合のタイミングが示されているがプロ
グラムカウンタの全ビットが同時に出力されるタイプの
マイクロコンピュータでは、スタックライトサイクルお
よびリードサイクルは１サイクルとすればよい。プログ
ラムカウンタの値をバスを介さず直接スタックレジスタ
に入れるように構成しても良い。

さらに、上記実施例では、外部のブレーク制御部１３か
らブレーク信号でブレーク割込みを発生させるようにし
た実施例を説明しているが、ブレーク割込みがブレーク
用命令の実行によって発生するようにされているもので
あってもよい。

以上説明したように上記実施例は、割込み制御回路を備
えたマイクロコンピュータ内に、ブレーク割込み要求発
生時のプログラムカウンタの内容を格納するためのレジ
スタと、割込み要求発生によりプログラム例外処理を行
なう際に、割込み処理発生時のプログラムカウンタの内
容をサンプリングして上記レジスタに退避するとともに
、割込み終了時には上記レジスタに退避されている値を
プログラムカウンタへ復帰させるための制御回路とを設
け、割込み制御回路内のスタックポインタの示すアドレ
ス値に影響されることなくブレーク割込み処理を行うよ
うにしたエミュレータにおけるブレーク割込み発生時や
リターンブレーク時にマイクロコンピュータの動作サイ
クルをエミュレータのハードウェアで監視していなくて
も自動的にそのときのプログラムカウンタの値を内部の
レジスタに退避し保持することができるため、エミュレ
ータ側のハードウェアを簡略化することができ、システ
ムの小型化を実現することができる。

また、ブレーク割込みのときのＰＣ値は内部レジスタに
格納され、その他の割込みのときのＰＣ値はユーザスタ
ックエリアに格納されるため、ブレーク割込みと他の割
込みが重なっても容易にこれを識別することができるよ
うになるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
マイクロコンビュータ内にスタックレジスタを設けてい
るが、スタックレジスタの代わりにカウンタを設けて、
このカウンタをブレーク割込み発生時に起動させてサイ
クル数を計数し、そのカウンタ値によりスタックエリア
の情報の中からブレーク割込み時のプログラムカウンタ
の値を容易に推定できるようにしてもよい。また、スタ
ックレジスタを設ける代わりに、ブレーク割込み発生時
と他の割込み発生時のスタックポインタを別々に設け、
ブレーク割込み発生時のＰＣ値を特定のアドレスに退避
させるようにしてもよい。さらに上記実施例では、ユー
ザプログラムを実行するターゲットマイクロコンピュー
タとシステム全体を制御するマスクマイクロコンピュー
タとからなるＱＣＰＵ方式のエミュレータに本発明を適
用したが、ターゲットマイクロコンピュータのみですべ
ての制御を行なうＩｃＰＵ方式のエミュレータについて
も同様に本発明を適用することができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるエミュレータに適用
したものについて説明したが、この発明はそれに限定さ
れるものでなく、割込み機能を有するデータ処理システ
ム一般に利用することができる。

［発明の効果］ 本願において開示される発明の・うち代表的なものによ
って得られる効果を簡ηｊに説明すれば下記のとおりで
ある。

すなわち、エミュレータにおけるブレーク発生時のスタ
ック制御やユーザプログラムスタート時のアンスタック
制御を行う制御回路をマイクロコンピュータの外側に設
ける必要がなく’　ｔ、ｒ、ｙす、エミュレータのハー
ドウェアの規模を縮小する。二とができるとともに、ブ
レーク割込みと他の割込みが重なっても容易にこれを識
別することができるようにしてデバッグ効率を向上させ
ることができる。

【図面の簡単な説明】

第１図は本発明に係るマイクロつ〕７ビユータの要部の
一実施例を示すブロック図、 第２図は本発明に係るマイクロコンピュータを用いたエ
ミュレータの構成例を示すブロック図、第３図（Ａ）は
本発明に係るマイクロコンピュータのブレーク割込みの
際の動作タイミングの一例を示すタイミング図、 第３図（Ｂ）は本発明に係るマイクロコンピュータのブ
レーク時の動作タイミングの一実施例を示すタイミング
図、 第４図は本発明に係るマイクロコンピュータが適用され
るシステム開発装置の全体構成を示す図、第５図は従来
のインサーキットエミュレータの構成例を示すブロック
図である。 ２・・・・エミュレータ、１１・・・・スレーブマイク
ロコンピュータ、３１・・・・内部データバス、３２・
・・・プログラムカウンタ（ＰＣ）、３３・・・・デー
タバッファ、３４・・・・スタックレジスタ（保持手段
）、３５・・・・制御回路（制御手段）。 ３６・・・・スタック制御回路、３７・・・・アンスタ
ック制御回路、ＳＷ・・・・スタックライト信号、第　
３　図 ＳＲ−−−一一一−−二−−−一一一一一一一一一一−
−二コ −手続ネ市正書　（自発） 平成Ｊ年り月／名［３

Claims (1)

1. 【特許請求の範囲】 １、割込み処理機能を有するマイクロコンピュータにお
   いて、割込み要求発生時のプログラムカウンタの値を保
   持する保持手段と、割込み要求の発生を検出してプログ
   ラムカウンタの値を上記保持手段へ格納するための制御
   手段とを設けたことを特徴とするマイクロコンピュータ
   。 ２、割込み処理機能を有するマイクロコンピュータにお
   いて、ブレーク割込み要求発生時のプログラムカウンタ
   の値を保持する保持手段と、ブレーク割込み要求の発生
   を検出してプログラムカウンタの値を上記保持手段へ格
   納するための制御手段とを設け、割込み処理時のスタッ
   クポインタの示すアドレス値に影響されることなくブレ
   ーク割込み処理を実行可能にしたことを特徴とする請求
   項１記載のマイクロコンピュータ。 ３、上記制御手段は、割込みサイクルを検出して上記プ
   ログラムカウンタの値を上記保持手段へ格納させるため
   信号を発生するスタック制御回路と、割込み終了サイク
   ルを検出して上記保持手段に保持されている値をプログ
   ラムカウンタに復帰させる信号を発生するアンスタック
   制御回路とを備えてなることを特徴とする請求項１また
   は２記載のマイクロコンピュータ。