JPH0721767B2 - エミュレーション方式 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はエミュレーション方式に関し、特に計算機シス
テムにおけるプログラム実行のエミュレーション方式に
関する。

従来技術 一般に、エミュレーションとは、異なるアーキテクチャ
を有する中央処理装置（以下CPUと呼ぶ）に対して生成
された命令を、別のCPUにて実行することを指称する。
しかし、ここでは、同一種類のCPUを用いるが、番地づ
けや構造の異なる記憶装置（メモリと呼ぶ），入出力装
置（IOと呼ぶ）を有する点において、システム全体とし
てはアーキテクチャの異なる計算機システムに対して生
成されたプログラムを別の計算機システムにて実行する
ことを、プログラム実行のエミュレーションと称するも
のとする。

かかるエミュレーションの目的は、同一種のCPU,メモ
リ,IO制御装置を用いた計算機システム間でのプログラ
ムの有効利用を図ることであり、また、新しい計算機シ
ステムにおいて従来機種用のプログラムを承継すること
であり、近年LSI技術により幾種類かのCPU,メモリ,IO制
御装置等が大量に安価に供給されていることにより生じ
た要求である。

従来、この種のエミュレーションの方法としては、大別
してインタプリタ方式とハードウェア二重化方式とがあ
る。前者の方式では、エミュレーションの対象となるプ
ログラムを解釈実行するインタプリタが先ず計算機シス
テムで作動しており、対象プログラムのうちこの計算機
システムには存在しないか若しくは存在していても番地
づけや構造の異なるメモリやIOに関わる部分に関して
は、インタプリタが、この計算機システムに実際に存在
するメモリやIOを用いて機能的に同等の結果が得られる
様にエミュレーションを行うようになっている。

後者の方式では、対象プログラムの想定するメモリやIO
のうち、この計算機システムの実際のメモリやIOと異な
るハードウェア部分を予めこの計算機システムに付加し
ておくものである。対象プログラムを実行する際には、
二重化されたハードウェア部分を切替えてエミュレーシ
ョンを行うようになっている。

上記のインタプリタ方式にあっては、解釈実行プログラ
ムが常時動作しており、被エミュレーションプログラム
の実行速度が遅くなって、エミュレーションに要するオ
ーバヘッドが大となる欠点がある。一方、ハードウェア
二重化方式では、二重化に伴ってハートウェアのコスト
が増大し、また二重化を行った範囲内でしかエミュレー
ションを実行できないので、柔軟性に乏しいという欠点
がある。

発明の目的 本発明は、エミュレーションに要するオーバヘッドが少
なくかつ柔軟性の高いエミュレーション方式を提供する
ことを目的としている。

発明の構成 本発明のエミュレーション方式は、エミュレーションプ
ログラムを格納する手段と、前記バスの状態を監視しつ
つ当該バス状態が予め定めた特定状態になったことを検
出して前記中央処理装置に対して割り込み要求を発生す
るとともに前記エミュレーションプログラムを起動する
手段と、 前記割り込み要求発生時の前記バス状態を記憶して前記
エミュレーションプログラムに対してこれを知らしめる
手段と、前記割り込み要求時に前記記憶装置および前記
入出力装置に対するコマンド出力を禁止する手段と、前
記エミュレーションプログラムによりセットされ、前記
中央処理装置に対する割り込み要求の出力を禁止する手
段とを備えている。

実施例 以下、図面を用いて本発明の実施例を説明する。

第１図は本発明の実施例のシステムブロック図であり、
１はCPU、２はメモリ、３は表示データメモリである。I
Oとしては表示制御装置５が設けられており、COU1は表
示装置６に対して表示させたい表示データを表示メモリ
３に書込み、表示制御装置５に対して適当な制御データ
を送出することにより表示制御をなす。

これ等各装置１〜５の間をコマンドバス101,アドレスバ
ス102,データバス103が接続しているが、コマンドバス1
01は、図示の如く３ステートバッファ７を介してメモリ
2,表示データメモリ３及び表示制御装置５へ接続（10
1′）されるようになっている。そして４がバス監視装
置である。CPU1はメモリ２やIO3等を特定すべくアドレ
スバス102へアドレスを送出し、またデータ転送の対象
となるメモリやIOの区別あるいはデータ転送の方向及び
そのタイミングを指示するコマンドをコマンドバス101
へ送出し、そしてデータバス103を介してデータの授受
が行われる。

ここで、各バス101〜103は一般に夫々複数本の信号線か
らなっており、これ等の各バスの状態がバス監視装置４
により監視されており、このバス状態が予め設定された
状態になると、信号104によってCPU1に対して割込み要
求を発生すると同時に、３ステートバッファ７に対して
そのコマンド出力を禁止するものである。

第２図は第１図のバス監視装置４の詳細図であり、11は
比較回路であって、その入力ＡとＢの各複数本の信号を
２進数と見做し、それらが同値であるときに限りその出
力105を論理１とする。本実施例では、比較回路11の入
力Ａには、予め定められたコマンド状態、例えば「IOに
対する書込み」に相当する値が「規定値ｃ」として与え
られており、入力Ｂにはコマンドバス101が供給されて
いる。

比較回路12も同様構成であり、その入力Ａには、予め定
められたアドレス、例えば「表示制御装置のアドレス」
に相当する値が「規定値ａ」として与えられており、入
力Ｂにはアドレスバス102が供給されている。これ等入
力ＡとＢとが一致したときのみ出力106が論理１とな
る。両出力105,106がアンドゲート13の２入力となって
おり、このゲート出力104がCPU1に対する割込み要求信
号となっている。この信号104の状態変化によりCPU1は
割込み要求を認識するようになっている。

この信号104の論理１から論理０への状態変化時に、記
憶回路14〜16にそれぞれコマンドバス101,アドレスバス
102,データバス103の各バス状態が取込まれて一時記憶
される。これ等記憶回路14〜16の出力は夫々３ステート
バッファ17〜19へ入力されており、これ等バッファ17〜
19の出力は共にデータバス103へ接続されている。３ス
テートバッファ17〜19は夫々出力許可入力107〜109を有
し、各許可入力107〜109の状態が論理１の時に限りその
入力状態を出力へ伝送し、許可入力が論理０のときには
その出力は電気的にオープン状態となるものである。

20はIOアクセス制御回路であり、コマンド101及びアド
レス102を受けてバス監視装置４に対して予め割当てら
れているアドレスでかつコマンドが「IOからの読取り」
を指示したときに、アドレスに応じて許可信号107〜109
のいずれか１つを論理１状態とする。このとき、記憶回
路14〜16に記憶されていたバス状態をデータバス103へ
出力させるのである。

尚、本実施例では、バスの信号線数を特に規定していな
い。アドレスバスの信号線数がデータバスのそれを上回
る場合には、３ステートバッファ18をデータバスの信号
線数を単位として18a,18b,18c,…等に分割して、対応す
る許可信号108もそれに応じて108a,108b,108c,…等に分
割し、CPU1が複数回に分けてアドレスバスの状態を引取
るように構成すれば良い。コマンド系に関しても同様の
配慮をなすことが可能である。

かかる構成において、表示制御プログラムのエミュレー
ションを例にとって動作を説明する。メモリ２には、表
示制御プログラム及びエミュレーションプログラムが格
納されているものとする。CPU1はプログラムを構成する
命令をメモリ２より次々と読取り、これ等命令の実行に
伴い必要があれば、「IO読取り」や「メモリ書込み」と
いったバスサイクルを次々にバスへ出力する。かかるタ
イミング状態が第３図に示されている。

第３図において、時刻Ti−１ではCPU1は被エミュレーシ
ョンプログラムの命令を得るために、アドレスAi−１、
コマンドCi−１（メモリ読取り）をバスへ送出し、メモ
リよりデータDi−１をフェッチしている。ここで、これ
までにフェッチした命令が表示制御装置に対するIO書込
みを意味するものとすると、次の時刻Tiにおいて、CPU1
はアドレスとして表示制御装置のアドレスを、またコマ
ンドとして「IO書込み」を、またデータDiとして制御デ
ータをそれぞれバスへ送出する。このとき第２図の「規
定値ａ」及び「規定値ｃ」とバスの状態とは一致するこ
とになるので、割込み要求信号104が論理１となる。こ
の信号104の立上がりでCPU1は割込み要求を認識し、現
在のバスサイクルが終了次第割込みプログラムを起動す
ることになる。すなわち、時刻Ti＋１でCPU1は割込みプ
ログラムの命令をフェッチするのである。

尚、ここでCPU1は割込み受付け時の命令番地をCPU内で
退避しておき、割込みプログラムからの復帰時には割込
み受付け時の次の命令番地からフェッチを再開する機能
を有しているものとする。

ここで割込みプログラムとして予めエミュレーションプ
ログラムが配置されているものとすると、このエミュレ
ーションプログラムはバス監視装置４に記憶されていた
バスの状態値を記憶回路14〜16から「IO読出し」により
得て、次に示す変換作業を行う。

（１） 被エミュレーションプログラムが想定する表示
制御装置アドレスすなわち「規定値ａ」が、本実施例に
おける表示制御装置５の実際のアドレスと異なる場合に
は、装置５の実際のアドレスでもって「IO書込み」を再
実行する。

（２） 被エミュレーションプログラムが想定する制御
データ型式が実際の表示制御装置５と異なる場合には、
データを予めエミュレーションプログラムにて変換して
おく。

以上の変換作業が終了すると、エミュレーションプログ
ラムは割込み処理を終了して、CPU1は引続き被エミュレ
ーションプログラムのIO書込み命令の次の命令から実行
を再開する。

一般に表示制御プログラムのエミュレーションを行う場
合には、以下に述べる２つの変換作業が必要となる。

（１） 第２図において、「規定値ａ」として被エミュ
レーションプログラムの想定する表示データメモリ３の
アドレス値を与える。ここで、データメモリのアドレス
がある範囲にあるときには、比較回路12ではアドレスの
上位信号から必要な数の信号だけが比較される。もしこ
のアドレスの範囲が２のべき乗の整数倍の値にない場合
は、比較回路12を範囲比較回路に拡張するものとする。
「規定値ｃ」としては、「メモリ書込み」に相当する値
を与える。

CPU1が「規定値ａ」に対するメモリ書込みバスサイクル
を実行したとき、バス監視装置４が割込み要求104を行
うと同時に３ステートバッファ７の出力が禁止されるの
で、メモリ２及び３等にはコマンドは送出されない。こ
の割込みにより呼出されたエミュレーションプログラム
はバス監視装置４の記憶回路16を調べることにより書込
みデータが何であったかを知ることができる。エミュレ
ーションプログラムは必要に応じて変換を行ったアドレ
スないしは変換を行ったデータにより改めて表示データ
メモリ３に対するメモリ書込みを実行するのである。

（２） 第２図において、「規定値ａ」として被エミュ
レーションプログラムの想定する表示制御装置５のアド
レス値を与える。「規定値ｃ」として「IO書込み」に相
当する値を与える。エミュレーションプログラムは前記
と同様の手順で表示制御データのIO書込みのアドレス変
換ないしはデータ変換を行なうことができる。

更に、被エミュレーションプログラムの想定する表示制
御装置の構造と表示制御装置５の構造とが異なり一連の
IO書込みデータで構成される表示指令が異なる場合に
は、IO書込み毎に逐一変換を行うのではなく、一連のIO
書込みをメモリ２上に一旦記憶しておき、表示指令の単
位で変換を行う。このように、エミュレーションプログ
ラムは制御の変換を行うことが可能である。

これ等２つの変換作業を行うために、バス監視装置４を
拡張した実施例を第４図に示しており、この図では、第
２図と相違する部分についてのみが示されているが、他
の部分は第２図の例と同等構成である。第２図における
比較回路11,12の代りに夫々11a,11b,11c,……,12a,12b,
12c,……というように並列に用意して設け、各入力Ａに
は、それぞれ別の規定値を供給しておく。これ等の一致
出力105a,105b,105c,……106a,106b,106c,……の論理和
をゲート21にて得て、この出力を割込み要求信号104と
するのである。エミュレーションプログラムは一時記憶
回路14に記憶されたコマンド値を調べることにより、ど
の様なバスサイクルによって割込み要求がなされたかを
判断し、必要な変換作業を行うことができる。

更に、本例では、モードフリップフロップ（FF）22を設
け、このFF22の出力状態が論理０の場合には、アンドゲ
ート23により割込み要求信号104を禁止するようにする
ことができるようになっている。このモードFF22の状態
をエミュレーションプログラムがセットリセットするこ
ができるようにしておけば、被エミュレーションプログ
ラムが想定するアドレスと実際のアドレスとがオーバラ
ップする場合でも、エミュレーションを実行することが
可能となる。

ここで、バス監視装置４により割込み要求104が生じた
ときに、３ステートバッファ７によってコマンドバスを
禁止するようにしたのは、以下の理由による。

一般に、IOはそれに対するIO読取りに対して履歴性を有
するものである。例えば、あるアドレスに対する一連の
IO書込みにおいて、書込みの順序によりそのデータの意
味が異なる場合、あるいはIO読取りに際して一度読取り
を行うとデータがクリアされる場合がそうである。被エ
ミュレーションプログラムの想定するIOアドレスがたま
たまエミュレーションを行うシステムの実際のIOアドレ
スと一致する場合にはエミュレーションの際にそのIOに
対して副作用を与えることになる。かかる問題を解決す
べく、本発明では、エミュレーション割込み時にコマン
ドの送出を禁止してシステムに対する副作用の問題を解
決しているのである。

発明の効果 本発明によれば、計算機システムのバスを監視してある
特定のバスサイクルを検出したときに、CPUに対して割
込み要求をなしかつエミュレーションプログラムを起動
するようにし、更に、エミュレーションプログラムに対
して割込み要求時のバスの状態を知らせることによっ
て、柔軟性が高くかつオーバヘッドの少ないエミュレー
ションを実行できることになる。また、CPUに対する割
込み要求と同時にメモリ等へのコマンドの送出を禁止し
ているので、エミュレーションの際にIOに対して副作用
を与えるということもなくなる。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
は第１図のバス監視装置の具体例の回路図、第３図は第
1,2図の装置の動作を説明するタイミング図、第４図は
バス監視装置の他の例を示す一部回路図である。 主要部分の符号の説明 １……CPU、２……メモリ ３……表示データメモリ ４……バス監視装置 ５……表示制御装置 11,12……比較回路 14,15,16……記憶回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】中央処理装置と、番地づけられた複数の記
   憶単位を有する記憶装置と、番地づけられた入出力装置
   と、これら各装置間を接続するデータバス、アドレスバ
   スおよびコマンドバスとを有する計算機システムにおけ
   るエミュレーション方式において、 エミュレーションプログラムを格納する手段と、 前記バスの状態を監視しつつ当該バス状態が予め定めた
   特定状態になったことを検出して前記中央処理装置に対
   して割り込み要求を発生するとともに前記エミュレーシ
   ョンプログラムを起動する手段と、 前記割り込み要求発生時の前記バス状態を記憶して前記
   エミュレーションプログラムに対してこれを知らしめる
   手段と、 前記割り込み要求時に前記記憶装置および前記入出力装
   置に対するコマンド出力を禁止する手段と、 前記エミュレーションプログラムによりセットされ、前
   記中央処理装置に対する割り込み要求の出力を禁止する
   手段とを備えたことを特徴とするエミュレーション方
   式。