JPH02264339A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、マイクロプロセッサを用いた情報処理装置に
係り、特にプログラムのデパックに好適な情報処理装置
に関する。

〔従来の技術〕

マイクロプロセッサを用いた情報処理装置に於て、その
デパックを行う時、例えば任意のアドレスでプログラム
を停止、シングルステップ実行など、任意にプロセッサ
の走行状態を制御しながらその内部状態（例えば、プロ
グラムカウンタ、汎用レジスタなど）の監視および変更
をする機能は必須のものである。しかし、プロセッサと
して汎用のマイクロプロセッサを用いたシステムでは、
マイクロプロセッサの構造上、プログラムからその内部
状態を自由に操作することは可能であるが、周辺のハー
ドウェアから直接内部状態を操作することは不可能であ
る。

そこで、このようなシステムに於ては、一般的にマイク
ロプロセッサの代りに、各種デパック機能をもった装Ｒ
（例えば、設定した任意アドレスのプロセッサストップ
、シングルステップ、プロセッサのプログラムカウンタ
や汎用レジスタ等の出力、書き替えなどが任意に行える
エミュレータ族りを接続して必要なデバッグを行ってい
た。

しかし、これは各種マイクロプロセッサ毎に専用装置と
なること、また通常のマイクロプロセッサと入れ替える
必要があるため、短期的には使用できても長期的には使
用できない。

呟まり、この装置を接続できない時は、そのプログラム
上の要所にデパック用の専用命令を置き、ソフトウェア
による割込みを発生させてデバッグを行う必要があった
。なお、この種の技術として関連するものには特開昭６
３−５６７４２号公報「割込要求信号発生回路」等があ
る。

〔発明が解決しようとする課題〕

マイクロプロセッサを用いたシステムのデパックを行う
上で、前述したエミュレータ装置を用いた場合は、前述
したように、短期的には有効であるが、長期的にはその
装置が接続できない時のデパック手段がなくなるという
ことで、常に一定のデパック環境を提供することができ
ない。

つまり、この装置が接続できない時は、既存のプログラ
ムにデパック用の専用命令を置いてデバッグを実施する
しかなく、そのプログラム過程におけるマイクロプロセ
ッサの内部状態の監視および書き替えは不可能であり、
その過程を意識しながらその専用命令をプログラム上に
加える必要があり、デパック効率が著しく悪くなる。

さらに、この装置は、各種プロセッサ毎に専用のもので
あるため経済性が悪い。

本発明の目的は、上記問題点に対処するものであり、マ
イクロプロセッサを用いたシステムに常に一定のデパッ
ク環境を周辺ハードウェアにより提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため１本発明ではマイクロプロセッ
サの周辺ハードウェアとして、■マイクロプロセッサを
外部入出力装置から任意に起動および停止の制御する機
能 ■マイクロプロセッサが出力するアドレスと、入出力装
置が予め設定したアドレスが一致した時にマイクロプロ
セッサを停止させる機能■マイクロプロセッサに対して
、シングルステップによる実行制御をする機能 ■外部よりＮＭｔ（ＮＯＮ　　ＭＡＳＫＡＢＬＥｉＮＴ
ＥＲＲＵＰＴ）を与え、その割込みプログラムとして、
マイクロプロセッサの内部状態に対する読み出しおよび
書き込みを行い、さらに、そのプログラムからの起動に
よりマイクロプロセッサの割込みからの復帰を監視して
、マイクロプロセッサがその割込みを与える以前のとこ
ろでそのプロセッサを停止させる機能以上の機能を合わ
せもつことにより、マイクロプロセッサの走行状態を制
御しながら、その内部状態の監視および変更を行える。

〔作用〕

前述した機能により、周辺ハードウェアにて、マイクロ
プロセッサの走行状態を任意にスタート。

ス゛トップしながらその内部状態をマイクロプロセッサ
の下記機能に着目し、監視および変更を実施する。

■マイクロプロセッサのＮＭｉは、割込み抑止ができな
いため、マイクロプロセッサのいかなる状態においても
その処理要求として与えられる。

■マイクロプロセッサは割込みにより、その時の内部状
態を、マイクロプロセッサ自身が必要とする、Ｐ　Ｃ（
Ｐ　ｒｏｇｒａｍ　　Ｃｏｕｎｔｅｒ）　、　Ｓ　Ｒ（
Ｓ　ｔａｔｕｓＲｅｇｉｓｔｅｒ）をスタックとして定
義すグラム上使用する複数の内部レジスタもプログラム
的にスタックエリアにセーブして記憶できる。

■さらにこの割込みから元の状態に復帰する時は、前記
■でセーブした情報をマイクロプロセッサにロードすれ
ばよい。

■さらに前記■のスタック上の内容を任意に書替えるこ
とで、内部状態を任意に変更することが可能である。

つまりマイクロプロセッサがストップ状態の時に上記割
込みを与え、スタートし、その割込みに対応したデパッ
ク用プログラムを実行させる。ここで、その割込み処理
から元の状態に戻る時に、専用命令（例えば＜ＲＥＴ　
（ｔＮＴＥＲＲＵＰＴＲＥＴＵＲＮ）を実行するため、
その命令によるスタックエリアのロード回数を周辺ハー
ドウェアで監視し１割込み処理の終了を検出して、マイ
クロプロセッサをストップさせる。

以上により、マイクロプロセッサの走行状態を変更を行
える。

〔実施例〕

以下、本発明の一実施例を図面により詳細に説明する。

第１図は、本発明の情報処理装置の一実施例を示すブロ
ック図であり、ｌはマイクロプロセッサ。

２はマイクロプロセッサ１のコントローラ、３はメモリ
、４はｉ　／　ｏアダプタ、５はバス、６および７はコ
ントローラ２からマイクロプロセッサ１を制御するそれ
ぞれＨＡＬＴ信号およびＮＭｔ信号、２０はｉ１０アダ
プタ４を介してシステムに接続される入出力装置を示す
。

第２図は、コントローラ２の詳細図で、８はアドレスコ
ンベアストップを行うアドレスをバス５を介して設定す
るレジスタ、９はフリップフロップ８とバス５のアドレ
スとを比較するコンベア回路、１０および１１はオアゲ
ート、１３はアンドゲート、１６はインバータ、１２は
マイクロプロセッサ１のスタート／ストップを制御する
ＨＡＬＴ信号６のフリッププロップ、１５はマイクロプ
ロセッサ１のシングルステップを制御するフリッププロ
ップ、１４はバス５のアドレスにより各種制御信号を発
生するデコーダ、１７はマイクロプロセッサ１のバスサ
イクルをカウントするカウンタ、１８はＮＭ＜信号７を
マイクロプロセッサ１に与えた後、ＨＡ　Ｌ　Ｔ信号６
をネゲートするためのタイマを示す。

第３図は、マイクロプロセッサ１の動作を示すタイムチ
ャートで、１バスサイクルを示し、このプロセッサをス
トップする時のＨＡ　Ｌ　Ｔ信号のタイミングも示す。

第４図はマイクロプロセッサ１の制御になるスタックエ
リアを示す図で、ＳＰはマイクロプロセッサのスタック
ポインタであり、そのアドレスに対応するスタックの内
容を示し、ＰＣはプログラムカウンタ、ＳＲはステータ
スレジスタ、ＡレジスタおよびＢレジスタはユーザが使
用する汎用レジスタであり、■はマイクロプロセッサ１
のセーブ順序を示し、■はマイクロプロセッサ１のロー
れ、ロード毎に−１される。

第５図は、工／○アダプタ４を介して入出力装置２ｏと
マイクロプロセッサ１とが通信をするためのメモリ３上
のインタフェースエリアを示す図で、ＰＣ，ＳＲ，Ａレ
ジスタおよびＢレジスタは第４図と同様、またアドレス
Ｘの内容のうち、Ｒ／Ｗ２５はデータ　１′でスタック
エリア中のＰＣ９ＳＲ，ＡレジスタおよびＢレジスタの
リード指示をし、データ　１０′でこれらレジスタのラ
イト指示をすることを示し、ＰＣＷ２６，５ＲＷ２７゜
ＡＷ２８およびＢＷ２９はライト指示の時意味をもち、
そのデータが各々′１′の時に、第４図スタックエリア
のそれぞれＰＣ，ＳＲ，ＡレジスタおよびＢレジスタを
アドレスＸ＋１〜Ｘ＋４の内容によって書き替えること
を示す。

第６図は、ＮＭ＜信号７によるマイクロプロセッサ１の
処理フローを示す。

まず第１図〜第３図により、入出力装置２ｏにより予め
設定したアドレスになった時にマイクロプロセッサ１を
ストップする動作を説明する。入出力装置２０から入力
されたアドレス設定情報は。

Ｉ１０アダプタ４．バス５を介しレジスタ８に設定され
る。これによりこの設定データとバス５のアドレスは、
コンベア回路９により比較され、−致した時、ＯＲゲー
ト１０を介しフリップフロップ１２をセットする。この
時複数回のバスサイクルが実行されているため、フリッ
プフロップ１５はリセット状態である。すなわちアンド
ゲート１３を介しＨＡＬＴ信号６がマイクロプロセッサ
１に与えられ、同プロセッサのストップ制御を行う。

次に、入出力装置２０により任意にマイクロプロセッサ
１のスタート／ストップ制御を行うときの動作を示す、
入出力袋！！２０から入力されたコマンドは、同様にバ
ス５を介してデコーダ１４に入力される。この結果によ
りマイクロプロセッサ１をストップする時は、ＳＴＯＰ
信号がオアゲート１０を介しフリップフロップ１２をセ
ットし同ストップを行う、また同プロセッサをスタート
す−ト１１を介しフリッププロップ１２をリセットし同
スタートを行う。

さらにマイクロプロセッサ１のシングルステップを行う
時は、マイクロプロセッサ１かストップ状態となってい
る時、つまりフリップフロップ１２が、セットされてい
る時、入出力装置２０より同様にバス５およびデコーダ
１４を介し５ＴＥＰ　　ＲＱがフリップフロップ１５に
セットされる。この出力により、アンドゲート１３は抑
止となりＨＡＬＴ信号６はネゲートされる。つまりマイ
クロプロセッサ１はスタートしアドレスおよびＡＳ　（
Ａｄｄｒｅｓｓ　　５ｔｒｏｈｅ　）を出力しバスサイ
クルを開始する。このＡＳの出力により、フリップフロ
ップ１５はリセットされ、アンドゲート１３を介しＨＡ
ＬＴ信号６がアサートされる。これにより、マイクロプ
ロセッサ１はストップ状態となる。すなわちこれにより
シングルステップが実行できる。

以上によりマイクロプロセッサ１の走行状態は入出力袋
ｗ１２０により任意に制御できる。

次に第１図〜第６図より、マイクロプロセッサ１の内部
状態を監視および変更する動作を説明する。上記した手
順によりストップ状態となったマイクロプロセッサ１に
対して、まず内部状態のリード動作を説明する。入出力
袋！！２０はメモリ３上のインタフェースエリアのアド
レスＸにＲ／Ｗをデータ　１′として設定し、次にデコ
ーダ１４を介しＮＭｊセット（ＮＭ＜５ＥＴ）のコマン
ドを選出する。これによりフリップフロップ１９がセッ
トされ、ＮＭｊ信号７をマイクロプロセッサ１に与える
。タイマ１８は、このＮＭｔ信号７によって起動され、
マイクロプロセッサ１で充分サンプルされるだけの時間
をもって出力し、オアゲート１１を介しフリップフロッ
プ１２をリセットする。これによりマイクロプロセッサ
１は、このＮＭｊ７の割込処理を開始する。これにより
マイクロプロセッサは、自らＰＣ及びＳＲをアドレスＳ
Ｐ、ＳＰ＋１のスタックエリアにセーブする　（ステッ
プ３１）０次に割込プログラムでＡレジスタおよびＢレ
ジスタをそれぞれアドレスＳＰ＋２およびＳＰ＋３にセ
ーブする（ステップ３２．３３）、入出力装置２０から
のコマンドをインタフェースエリアのアドレスＸにある
Ｒ　／　Ｗ２５によりリード指示と判定した（ステップ
３４Ｒ）プログラムは、スタック上のＰＣ，ＳＲ，Ａレ
ジスタおよびＢレジスタの内容を上記インタフェースエ
リアに転送する０次に、割込終了処理として、Ａレジス
タおよびＢレジスタのロードを行い（ステップ３６．３
７）、デコーダ１４を介しＮＭｊＲ８Ｔ　（ＮＭｔリセ
ット）をフリップフロップ１９に与え（ステップ３８）
、またストップ要求（ＳＴＯＰ　　ＲＱ）をカウンタ１
７に与える（ステップ３９）、カウンタ１７はこれで起
動され、バス５の制御信号（Ａｓ）をカウントし、マイ
クロプロセッサがＳＲ及びＰｃｔｔ＜ＲＥＴ命令により
自らロードする（ステップ４０）ときのバス５のアクセ
ス回数をカウントし、ＰＣがロード終了値になったら出
力をオアゲート１０を介しフリップフロップ１２をセッ
トする。これによりマイクロプロセッサが割込処理をす
る前のストップとなっていた状態に完全に復元する。こ
の終了状態をｉ１０アダプタ４が検出し、インタフェー
スエリアのＰＣ，ＳＲ，ＡレジスタおよびＢレジスタの
内容を入出力装置２０に表示する。

次にマイクロプロセッサ１の内部状態のライト指示につ
いて動作を説明する。ステップ３１〜３３の動作は上記
と同じである。入出力装置２０からインタフェースエリ
アのアドレスＸにＲ／Ｗ２５をデータ　０′　として、
かつＰＣＷ２６，５ＲＷ２７．ＡＷ２８およびＢＷ２９
で書替を行うビットのデータを１′とする。ここではＰ
ＣＷ＝゛１′とした場合について説明する。このとき入
出力装置２０は書き替えるＰＣのデータをアドレスＸ＋
１に設定する。ここで前記と同様にマイクロプロセッサ
１を起動し１割込みプログラムで。

インタフェースエリアのＲ／Ｗ＝　’Ｏ’　、ＰＣＷ＝
゛１′を判断しくステップ３４Ｗ）、インタフェースエ
リアのＰＣのデータをスタックエリアのアドレスＳＰの
位置に書き込む（ステップ４１）。

以下前述した内容と同様に割込終了処理を行う（ステッ
プ３６〜４０）。

以上により、周辺ハードウェアでマイクロプロセッサ１
の走行状態を任意に制御しながらその内部状態の監視お
よび変更を任意に実施できる。

なお、本実施例ではユーザの使用するレジスタをＡレジ
スタおよびＢレジスタの２個として説明したが、これが
任意の数であっても容易に実現できることは明確である
。

さらに、上記単機能をもつコマンドを複数個組合せたも
のを１つのコマンドとして実施することも容易である。

以上１本実施例によれば次のような効果がある。

■システムとして常に一定のデパック環境が構築でき、
かつハードウェアレベルで制御可能なため、きめ細いデ
パック手段が提供でき、そのデパックをする上での効率
向上が図れる。

■マイクロプロセッサ毎に専用の高価なエミュレータ装
置を必要とせず、経済性に優れている。

■システム全体に占める本ハードウェア量が少ないため
容易にＬＳ＜化が実現できる。

〔発明の効果〕

以上説明した様に、本発明によれば、システムとして少
ないハードウェアで常に一定のデパック環境を提供でき
るということで、デパック効率の高い情報処理装置が構
築できるという効果がある。

【図面の簡単な説明】

第１図は本発明の情報処理装置の一実施例を示すブロッ
ク図、第２図はコントローラ２の内部構成を示すブロッ
ク図、第３図はマイクロプロセッサ１の動作を示すタイ
ムチャー１−１第４図はスタックエリアの構成を示す図
、第５図はインタフェースエリアの構成を示す図、第６
図は割込み処理の流れを示すフローチャートである。 １・・・マイクロプロセッサ、２・・・コントローラ、
３・・・メモリ、４・・・ｉ　／　ｏアダプタ、５・・
・バス、６・・・ＨＡ　Ｌ　Ｔ信号、７・・・ＮＭｉ信
号。 隼　１　図 第３　図 第 図 纂 ヰ 図 纂 図

Claims (1)

1. 【特許請求の範囲】 １、マイクロプロセッサと、該プロセッサを制御するプ
   ログラムを格納するメモリと、前記プロセッサおよび前
   記メモリに接続される入出力装置とを備えた情報処理装
   置に於て、前記入出力装置から前記マイクロプロセッサ
   を停止および起動の制御を行う第１の手段と、前記入出
   力装置から前記マイクロプロセッサの内部状態を制御す
   る第２の手段とを設けたことを特徴とする情報処理装置
   。 ２、前記第１の手段は、前記入出力装置からアドレスを
   設定可能なアドレスデータ設定回路と、該アドレスデー
   タ設定回路と、前記マイクロプロセッサが出力するアド
   レスデータとを比較する手段を含むことを特徴とする特
   許請求の範囲第１項記載の情報処理装置。 ３、前記第２の手段は、前記第１の手段により起動され
   前記マイクロプロセッサの割込み機能を制御し、前記マ
   イクロプロセッサ１の内部状態に対する読み出しおよび
   書き込みを行う手段を含むことを特徴とする特許請求の
   範囲第１項記載の情報処理装置。 ４、前記第２の手段は、前記マイクロプロセッサの所定
   のバスサイクルを計数して前記マイクロプロセッサを停
   止させる手段を有することを特徴とする特許請求の範囲
   第１項記載の情報処理装置。