JPS6048770B2

JPS6048770B2 - 情報処理方式

Info

Publication number: JPS6048770B2
Application number: JP53010341A
Authority: JP
Inventors: 和彦小野
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1978-01-31
Filing date: 1978-01-31
Publication date: 1985-10-29
Also published as: JPS54102940A

Description

【発明の詳細な説明】本発明は内部にメモリおよびレジスタを有するプロセッ
サの命令実行中に入力される外部からの制御信号によつ
て上記メモリおよびレジスタの内容の出力装置に表示し
たり書き換えたりする情報処理方式に関するものである
。

一般に、プロセッサのプログラムをデバッグしたり、プ
ロセッサの動作を停止させプロセッサの状態を確認した
い場合、プロセッサ内部のメモリおよびレジスタの内容
をプリンターやディスプレイ等の出力装置に表示したり
書き換えたりする必要があり、ハードウェア上の簡単な
構成で簡単にオペレータがそれを行なうることが望まれ
ていた。

従来、プロセッサの動作を停止させる方法としては、大
きく別けて３つの方法があり、第１には、プロセッサに
供給されるクロックを外部あるいは内部で強制的に止め
てしまう方法、第２にはプロセッサの命令実行中の特定
のタイミング内に命令の実行をとどめておく方法、第３
にはプロセッサの特定の命令を繰り返し実行させ、見か
け上止まつている方法がある。

このうち第１の方法は最も簡単ではあるが、内部にダイ
ナミック回路があるときは内容が破壊されてしまう。ま
た、第２の方法ては、その状態が他に影響を及ぼさない
状態であるとともに、命令実行途中で処理を止めている
ためにそのまま別の処理へ引き継ぐことが不可能である
。また第３の方法ではこの状態での命令実行がメモリお
よびレジスタに影響を及ぼさないようにする必要があり
、回路構成が複雑となる。そして、いずれの場合もプロ
セッサが停止しているときもすべての回路がプロセッサ
の制御管Ｊ理下にあり、別個に処理を行なわせることが
不可能である。メモリおよびレジスタの表示および書き
換えはプロセッサが停止しているときは不可能であるの
で、これを回避して、メモリおよびレジスタの表ク示お
よび書き換えを行う方法とし第１図に流れ図で示すもの
が知られている。

これは通常のプログラムとは別に表示および書き換え用
のプログラムを用意して、外部からの制御信号に応じて
このプログラムを実行させるものである。すなわち、プ
ロセッサは表示あるいは書き換えの要求があると、いま
実行しているプログラムを中断し（実行中の命令は実行
を終える）、次にメモリおよびレジスタを退避させて表
示および書き換え用のサブルーチンプログラムを実行さ
せることで影響を受けないようにしたのち、表示および
書き換え用のプログラムを実行させ、退避させたデータ
の表示および書き換えを行ない、先の３つの方法のどれ
かにより停止する。そして、再度要求により、退避させ
たデータをもそのメモリおよびレジスタに復帰させたの
ちもとのプログラムに戻り、処理を続行する方法てある
。以上の方法においては、あらかじめ表示および書き換
えを行なうサブルーチンプログラムとそのプログラムメ
モリを持つておく必要があり、かつレジスタおよびメモ
リ退避用の領域を確保したおく必要がある。

しかも選択的にメモリおよびレジスタの表示および書き
換えを行なうための選択回路を必要とし、また通常のプ
ログラム実行の場合と表示および書き換え用のプログラ
ムを実行させる場合との切換回路、メモリおよびレジス
タを退避し復帰させるための回路、そして、実行停止回
路が必要となる。したがつて、ソフトウェア上の処理と
ともに、ハードウェアの構成も非常に複雑なものとなつ
ていた。一般には割込み回路を利用して、この処理を行
なつているが、割込み処理中に内容を表示したいような
場合などさらに複雑な回路およびプログラムの処理を必
要とする。本発明の目的は、上記した方法がハードウェ
アおよびソフトウェア上いずれも複雑な処理を必要とし
ていたのに対し、極めて簡単なソフトウェアと簡単なハ
ードウェア構成で実現てきる情報処理方式を提供しよう
とするものである。従来の処理がいずれもプロセッサの
管理下でのみ処理が許されていたのに対し、本発明では
、外部からの信号により、プロセッサを停止させるとと
もに命令実行動作のみを禁止して、メモリおよびレジス
タをプロセッサの制御系から切り離すこ４とにより、メ
モリおよびレジスタを外部から単独に制御可能にし、外
部からメモリおよびレジスタのアドレス信号と書き込み
および読み出し信号を与えることによりメモリおよびレ
ジスタの書き換えおよび表示を行なおうとするものであ
る。

以下本発明を図面を参照しつつ説明する。第２図は一構
成例で、１は外部プログラムメモリ（ＥＰＭ）、２は外
部データメモリ（ＥＤＭ）、３は本プロセッサ（Ｐ）
、４は内部プログラムメモリ（ＩＰＭ）、５は命令レジ
スタ（ＩＲ）、６は命令解読器（ＩＤ）、７は処理の順
序を制御するタイミング信号発生回路（ＭＣ）、８は命
令解読器６からの信号とタイミング信号発生回路７から
のタイミつング信号とを組み合せて実際の処理を行なう
信号を発生する制御回路（ＭＯＲ）、９はプログラムの
アクセスを行なう番地を格納するプログラムカウンタ（
ＰＣ）、１０はこのプロセッサの種々のレジスタ（Ｒ）
〔例えばデータポインタ、演算レジス７夕などである。

〕、１１は内部データメモリ（ｎ）Ｍ）、１２は同一ア
ドレス空間上にあるデータメモリ（ＩＤＭ，ＥＤＭ）、
レジスタ（Ｒ）、プログラムカウンタ（ＰＣ）をアドレ
ッシングするためのアドレスデコーダ（ＡＤ）、１３，
１４はそれぞ”れ命令実行により発生する、メモリおよ
びレジスタおよびプログラムカウンタ（以下特にことわ
らない限り、レジスタおよびプログラムカウンタをまと
めてレジスタと称す）の読み出し信号（ＩＲＤ）および
書き込み信号（ＩＷＲ）である。

１５はこのプロセッサの内部バス（ＩＢ）、１６はこの
システムのバス（ＥＢ）である。

そして、１７はこのプロセッサの停止と命令実行を禁止
するための外部制御信号、ブレーク信号（ＢＲＫ）であ
り、１８，１９は、外部からメモリおよびレジスタの読
み出しおよび書き込みを行なうための外部読み出し信号
（ＥＲＤ）および外部書き込み信号（ＥＷＲ）、２０は
外部からメモリおよびレジスタをアクセスするためのア
ドレス情報信号（ＡＩ）てある。最初にこのプロセッサ
の通常動作について説明する。

まず、プロセッサはプログラムカウンタ９（ＰＣ）の内
容に基づいてプログラムメモリ４あるいは１（ＩＰＭあ
るいはＥＰＭ）を読み出し、その内容すなわち命令を命
令レジスタ５（ＩＲ）に格納する。格能された命令は、
命令解読器６（ＩＤ）に送られ解読される。

そして解読された内容は、タイミング信号発生回路７（
ＭＣ）に送られ、処理の実行順序を決めるタイミング信
号（以下マシン信号と称す）を発生し、そのマシン信号
とともに、制御回路８（ＭＯＲ）に送られ、繰み合わさ
つて、実際の処理の制御信号・・・例えば先の読み出し
信号（ＩＲＤ）とか書き込み信号（ＩＷＲ）の信号を発
生させ順次処理を進めていく。そして一命令の実行が終
了すると、再びプログラムカウ・ンタ９の内容に基づき
命令をフユツチして、次の命令を実行する。また、処理
は、先の制御信号により、メモリおよびレジスタの内容
を操作するだけではなく、プログラムカウンタ９（ＰＣ
）およびアドレスデコーグ１２（ＡＤ）の内容によつ．
て、外部のプログラムメモリおよびデータメモリを参照
操作するためバスを制御することもあり、プロセッサは
内部および外部のプログラムおよびデータを参照しなが
ら処理を進めていく。次に外部制御状態について説明す
る。

ます外部制御状態にするためには、外部からブレーク信
号１７（ＢＲＫ）を与えてやる必要があり、この信号が
入力されると、現在実行中の命令の実行の終了とともに
、通常の処理で発生するタイミング信号、マシン信号を
禁止し、タイミング信号発生回路７からは通常の処理で
は発生しないマシン信号を発生するとともに、その信号
で解読器６（ＩＤ）の出力を禁止し、すべての命令実行
動作を禁止する。

その回路例を第３図に示す。

この回路は命令実行終了時のマシン信号Ｍｎから命令実
行開始時のマシン信号ＭＯに戻るのをブレーク信号１７
（ＢＲＫ）で禁止して、禁止して、禁止状態のマシン信
号Ｍｎｆ，を発生させる。その為、通常のマシン信号Ｍ
Ｏ〜Ｍｎはすべて禁止されている。この禁止状態のマシ
ン信号Ｍｎャ，で解読器６（ＩＤ）の出力を禁止するこ
とにより、プロセッサは、すべての命令実行に関する信
号が禁止されたことになるこの状態はブレーク信号１７
（ＢＲＫ）がなくなるまで続き、タイミング信号発生回
路はＭｎｆｌの信号を出し続ける。そして、ブレーク信
号がなくなると、Ｍｎｆ，のマシン信号を禁止するとと
もに、命令実行開始信号ＭＯの信号を発生させ、同時に
、解読器６（ＩＤ）を禁止状態から解除し、通常の命令
実行動作が再開される。（第４図は、第３図のタイミ
ング信号発生回路の別例である。

この回路は、ブレーク信号（ＢＲＫ）がＭｎの立上りか
ら立下りまで存在したときに、Ｍｎの次にＭｎｆ，を発
生するとともに他のＭＯ−Ｍｎまでの信号のうち制御回
路へ供給される信号のみＡＮＤ回路によつて禁止する。

すなわちタイミング信号発生回路としては働き続け、Ｍ
Ｏ〜Ｍｎまでの信号を繰り返し発生するが、外部に対し
てはＭｎ，，，の信号で禁止されるため、第３図同様マ
シン信号を禁止したことになる。そして、次にブレーク
信号（ＢＲＫ）を解除してやるとやはりＭｎの信号で検
知し、Ｍｎｌ，の信号を禁止し、次にＭＯの信号を発生
し、通常の動作に戻る。またいずれの信号もタイミング
信号を禁止することで制御信号を禁止したが、直接制御
信号をブレーク信号で禁止してもよく、回路は大きくな
るが同様の結果が得られる。このように、ブレーク信号
がはいつた状態では、通常の命令実行のための制御信号
（例えば読み出し信号（ＩＲＤ）、書き込み信号（ＩＷ
Ｒ）など）がすべて禁止しているため、メモリおよびレ
ジスタはこのプロセッサの制御系から解放される。そこ
で、外部から読み出し信号１８（ＥＲＤ）または書き込
み信号１９（ＥＷＲ）とアドレス信号２０（ＡＩ）を与
えてやることにより、タイミング信号にＭｎｆ，のマシ
ン信号およびフロックを用い、メモリおよびレジスタの
読み出しあるいは書き込みが可能になる。従つて、従来
の方法では、命令を実行させるためプ・口グラムカウン
タ９（ＰＣ）その他のレジスタの内容が変化するのが避
けられなかつたのに対し、この方法では書き込みを行な
うレジスタおよびメモリだけを操作の対象とし、他に全
く影響を及ぼさない。また前述のマシン信号発生回路で
説明しフたように、ブレーク信号を与えても与えたとき
の一命令は実行終了するためこの信号を利用して１ステ
ップづっのプログラム実行及びデバッグも可能である。
このように、メモリおよびレジスタの表示もし５くは書
き換えが外部からのわずかな信号で容易にでき、従来の
ものと比べ、外付け回路として選択回路と要求信号（読
み込みおよび書き込み信号と兼用可）のみでよく、特別
なプログラム領域、データ退避領域を必要としないため
、表示用および０書き換え用のプログラムも必要としな
い。

したがつて、ハードウェアおよびソフトウェアに対する
コストが軽減される。また、オペレータ側からプログラ
ムのいかなる実行中であつても自由にメモリおよびレジ
スタの表示もしくは書き換えができ、また簡単に１ステ
ップずつ実行できるため、プログラムのデバッグの際ま
た、処理中のデータの一時表示、その他に極めて効果的
である。また、応用例としては、このプロセッサを１個
の独立したメモリとして扱えることから二つのプロセッ
サ間において、処理されたデータを外部のメモリに貯え
ることなしに、直接相互に転送することが可能であり、
しかも一度に所用量のデータを受けることができ、任事
をこまぎれに中断することなく実行できる。しかも、第
５図に示すような１つのマスタープロセッサ３１に対し
いくつかのメモリー３５と複数のスレーブプロセッサ３
２，３２’・・・３２″を共通バス３４で結合したいわ
ゆるマスタースレーブの関係で構成されるプロセッサシ
ステムのスレーブプロセッサ３２，３２’・・・３２″
として本発明の情報処理方式を用い、直接入出力機器３
３，３３′ ・・・３３″（以下Ｉ／０３３，３３’・
・・３３″と称す。

）を制御することにより、マスタプロセッサ３１にかか
る負担が軽減された、分散化システムが容易に構成され
る。もうすこし詳しく説明すると、それぞれのスレーブ
プロセッサ３２，３２′・・・３２″はそれぞれ直接Ｉ
／０３３，３３’・・・３３″（例えばラインプリンタ
ー、テープリーダ、コンソールなど）接続され、Ｉ／０
３３＋３３′・・・３３″からの入力データをマスタプ
ロセッサ３１に、またマスタプロセッサ３１からの出力
データをＩ／０３３，３３’・・・３３″に出力してい
る。こういう処理系に於て通常はマスタプロセッサ３１
がデータの処理まで行なつているが、本プロセ；フサに
於ては、マスタプロセッサ３１の処理の一部をスレーブ
プロセッサ３２，３２’・・・３２″で肩がわりするこ
とができる。例えばマスタプロセッサ３１が行なつてい
たコード変換とか集計など、しかもデータを自分自身に
貯わえるためマスタプＧ口セッサ３１がこまぎれに、デ
ータの入出力を行なう必要はなく、一度にデータの処理
ができるため、極めて効率がよい。またマスタプロセッ
サ３１側からＩ／０３３，３３’・・・３３″に対して
、Ｉ／０３３，３３’・・・３３″に見合つたデータ処
理を行なう必要はなく、すべて、スレーブプロセッサ３
２，３２’・・・３２″が行なう為、マスタプロセッサ
３１が実行するプログラム処理も簡単なもので済まされ
る。また、マスタプロセッサ３２，３２’・・・３２″
のプログラムカウンタの内容を書き換えることにより、
任意に仕事の流れを変えることも可能である。またスレ
ーブプロセッサ３２，３２’・・・３２″のプログラム
領域をＲＡＭにしておくフことによつて、マスタプロセ
ッサ３１側から任意のプログラムをスレープロセツサ３
２，３２’・・・３２″に書き込むことによつて、任意
の仕事スレーブプロセッサ３２，３２’・・・３２″に
実行させることも可能である。いずれの場合もマスタプ
ロセ門フサ３１にかかる負担が少なくて済み、効率の良
いシステムが実現できる。以上のように、従来のものに
比ベハードウエアおよびソフトウェア構成上にかかる費
用が軽減される。

かりではなく、従来実現できなかつたシステムの構成が
簡単にでき、しかもコストパフォーマンスのよいシステ
ムが実現できる。

【図面の簡単な説明】

第１図は、従来の処理の流れ図てある。

Claims

【特許請求の範囲】

１所定のマシンサイクルを規定するタイミング信号の
制御の下で、内蔵されたメモリおよびレジスタを用いて
プログラム処理を実行するプロセッサの情報処理方式に
おいて、前記プロセッサに対して外部から制御信号を供
給する手段を設け、該制御信号が供給された時は、前記
所定のマシンサイクルとは異なるマシンサイクルを規定
する別のタイミング信号を発生せしめ、該タイミング信
号に基いて当該プロセッサに内蔵されている前記メモリ
やレジスタの内容を書き換えたり、あるいはその内容を
外部にて表示したりする処理を実行せしめるようにした
ことを特徴とする情報処理方式。