JPS62239242A - デバツク装置 - Google Patents
デバツク装置Info
- Publication number
- JPS62239242A JPS62239242A JP61083491A JP8349186A JPS62239242A JP S62239242 A JPS62239242 A JP S62239242A JP 61083491 A JP61083491 A JP 61083491A JP 8349186 A JP8349186 A JP 8349186A JP S62239242 A JPS62239242 A JP S62239242A
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- JP
- Japan
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- emulation
- memory
- cpu
- buffers
- bus
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 75
- 238000012545 processing Methods 0.000 claims abstract description 3
- 239000000872 buffer Substances 0.000 abstract description 27
- 238000012546 transfer Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサを応用した電子機器に好
適なデバック装置に関する。
適なデバック装置に関する。
従来この種のデバック装置は、マイクロプロセッサを応
用した製品の設計及び開発時のデバックに使用されてい
る。そして、通常はエミュレーション機能を有しており
、かつ内部にエミュレーションメモリを有している。従
って、ユーザプログラムをエミュレーションメモリ上で
実行させながらデバックを行う事ができるという利点を
もっている。
用した製品の設計及び開発時のデバックに使用されてい
る。そして、通常はエミュレーション機能を有しており
、かつ内部にエミュレーションメモリを有している。従
って、ユーザプログラムをエミュレーションメモリ上で
実行させながらデバックを行う事ができるという利点を
もっている。
以下にこの従来のデバック装置について簡単に説明する
。第３図に於いて１はエミュレーション用ＣＰＵ、３は
スーパーバイザ用マイクロプロセッサ（以下、スーパー
バイザＣＰＵと称す）、８はエミユレーション用メモリ
、９はエミュレーションメモリに書込まれたデータ又は
エミュレーションメモリから読出されたデータを格納し
ておくブレークメモリ、４〜７はバッファ、ＭＥＭＲＩ
及びＭＥＭＲ３はエミュレーションＣＰＵＩのメモリリ
ード出力信号、ＭＥＭＷｌ及びＭＥＭＷ３はエミュレー
ションＣＰＵＩのメモリライト出力信号、ＲＤはエミュ
レーションメモリ８及びブレークメモリ９のリード入力
信号、ＷＲはエミーレーションメモ８及びブレークメモ
リ９のライト入力信号である。
。第３図に於いて１はエミュレーション用ＣＰＵ、３は
スーパーバイザ用マイクロプロセッサ（以下、スーパー
バイザＣＰＵと称す）、８はエミユレーション用メモリ
、９はエミュレーションメモリに書込まれたデータ又は
エミュレーションメモリから読出されたデータを格納し
ておくブレークメモリ、４〜７はバッファ、ＭＥＭＲＩ
及びＭＥＭＲ３はエミュレーションＣＰＵＩのメモリリ
ード出力信号、ＭＥＭＷｌ及びＭＥＭＷ３はエミュレー
ションＣＰＵＩのメモリライト出力信号、ＲＤはエミュ
レーションメモリ８及びブレークメモリ９のリード入力
信号、ＷＲはエミーレーションメモ８及びブレークメモ
リ９のライト入力信号である。
エミュレーションメモリを使用したデバック時に於いて
、エミュレーション実行中はバッファ４がアクティブ、
バッファ６がインアクティブ状態１：す、エミュレーシ
ョンＣＰＵＩとエミュレーションメモリ８が接続される
。エミュレーションＣＰＵ１はエミュレーションメモリ
８から命令を読み出し実行している。しかしながらこの
時、従来はスーパバイザＣＰＵ３からエミュレーション
メモリ８をアクセスする事ができなかった。スーパバイ
ザＣＰＵ３がエミュレーションメモリ８をアクセスする
為には、先ずエミュレーションＣＰＵＩのエミュレーシ
ョン動作を停止しなければならない。
、エミュレーション実行中はバッファ４がアクティブ、
バッファ６がインアクティブ状態１：す、エミュレーシ
ョンＣＰＵＩとエミュレーションメモリ８が接続される
。エミュレーションＣＰＵ１はエミュレーションメモリ
８から命令を読み出し実行している。しかしながらこの
時、従来はスーパバイザＣＰＵ３からエミュレーション
メモリ８をアクセスする事ができなかった。スーパバイ
ザＣＰＵ３がエミュレーションメモリ８をアクセスする
為には、先ずエミュレーションＣＰＵＩのエミュレーシ
ョン動作を停止しなければならない。
さらにエミュレーションメモリ８にデータを書込む場合
は、スーパバイザＣＰＵ３よりバッファ７を通してまず
ブレークメモリ９にデータを書込み、次にエミュレーシ
ョンＣＰＵ１にバッファ６を通してブレークメモリ９に
書込んだデータを読出させ、エミュレーションＣＰＵＩ
からバッファ４を通してエミュレーションメモリ８にデ
ータを書込まなければならなかった。又、エミュレーシ
ョンメモリ８からデータを、読出す場合は、エミュレー
ションＣＰＵＩにバッファ４全通してエミュレーション
メモリ８よりデータの読出しを行なわせ、エミュレーシ
ョンＣＰＵ １がそのデータをバッファ６を通してメモ
リ９に書込む制御を行なわなければならなかった。この
後、スーパバイザＣＰＵ３はバッファ７を通してそのデ
ータを引取ることができた。
は、スーパバイザＣＰＵ３よりバッファ７を通してまず
ブレークメモリ９にデータを書込み、次にエミュレーシ
ョンＣＰＵ１にバッファ６を通してブレークメモリ９に
書込んだデータを読出させ、エミュレーションＣＰＵＩ
からバッファ４を通してエミュレーションメモリ８にデ
ータを書込まなければならなかった。又、エミュレーシ
ョンメモリ８からデータを、読出す場合は、エミュレー
ションＣＰＵＩにバッファ４全通してエミュレーション
メモリ８よりデータの読出しを行なわせ、エミュレーシ
ョンＣＰＵ １がそのデータをバッファ６を通してメモ
リ９に書込む制御を行なわなければならなかった。この
後、スーパバイザＣＰＵ３はバッファ７を通してそのデ
ータを引取ることができた。
上述した従来のデバック装置は、スーパーバイｆｃＰＵ
３はエミュレーションＣＰＵＩのエミュレーション動作
を一旦停止させ、かつエミュレーションＣＰＵ１の力を
借りなければエミュレーションメモリをアクセスできな
い。従って、例えばユーザのエミュレータ１ン対象シス
テム（以下、ターゲットシステムと称す）がＮ Ｃ（Ｎ
ｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌ）でモータ制御等メ
カニカルな制御を行なっている場合、ユーザはデバック
中自由にエミュレーシヨンを停止する事ができない。そ
の為デバック途中段階に於けるメモリ内容の表示、書換
えを行なう事ができずデバック作業を効率良く行う事が
できないという欠点がある。
３はエミュレーションＣＰＵＩのエミュレーション動作
を一旦停止させ、かつエミュレーションＣＰＵ１の力を
借りなければエミュレーションメモリをアクセスできな
い。従って、例えばユーザのエミュレータ１ン対象シス
テム（以下、ターゲットシステムと称す）がＮ Ｃ（Ｎ
ｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌ）でモータ制御等メ
カニカルな制御を行なっている場合、ユーザはデバック
中自由にエミュレーシヨンを停止する事ができない。そ
の為デバック途中段階に於けるメモリ内容の表示、書換
えを行なう事ができずデバック作業を効率良く行う事が
できないという欠点がある。
本発明のデバック装置はエミュレーション中にエミュレ
ーションＣＰＵのバスの空きサイクルを利用し、エミュ
レーションメモリのアクセスヲ行う手段を設けたことを
特徴とするものである。
ーションＣＰＵのバスの空きサイクルを利用し、エミュ
レーションメモリのアクセスヲ行う手段を設けたことを
特徴とするものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
１はエミュレーション用ＣＰＵ、 ２ｄＤＭＡコントロ
ーラ、３はスーパバイザＣＰＵ、４〜７はバッファ、８
はエミュレーションメモリ、９はエミュレーションメモ
リに書込み又はエミュレータ。
ーラ、３はスーパバイザＣＰＵ、４〜７はバッファ、８
はエミュレーションメモリ、９はエミュレーションメモ
リに書込み又はエミュレータ。
ンメモリから読出したデータを格納しておくブレークメ
モＩＪ、ＣＬｌｊ、エミュレーションＣＰＵのメモリラ
イト入力信号、ＩＯＲはＩ１０リード出力信号、ＩＯＷ
はＩ１０ライト出力信号である。
モＩＪ、ＣＬｌｊ、エミュレーションＣＰＵのメモリラ
イト入力信号、ＩＯＲはＩ１０リード出力信号、ＩＯＷ
はＩ１０ライト出力信号である。
第２図は第１図の本発明の一実施例についてエミュレー
ションＣＰＵのノくスサイクルＴｌ〜Ｔ４とＷとの各状
態を時間軸にそって示したタイミング図である。
ションＣＰＵのノくスサイクルＴｌ〜Ｔ４とＷとの各状
態を時間軸にそって示したタイミング図である。
次に第１図、第２図を参照しながら本発明の一実施例の
動作の説明を行う。
動作の説明を行う。
第２図のＴ１〜Ｔ４は代表的マイクロプロセッサの１つ
のバスサイクルを示しているが、ノ（スサイクル中メモ
ＩＪ ｅアクセスする為に必要なサイクルはＴ２とＴ３
の期間であり、次の）くスサーイクルとの間の’ｒ４．
Ｔｌの期間は一般にノくスが空いている状態である。又
、エミュレーションメモリとしては通常高速のメモリを
使用している事が多く、アクセスタ・イムに余裕がある
為Ｔ４．Ｔｌの期間を利用したＤＭＡ処理が可能となる
。
のバスサイクルを示しているが、ノ（スサイクル中メモ
ＩＪ ｅアクセスする為に必要なサイクルはＴ２とＴ３
の期間であり、次の）くスサーイクルとの間の’ｒ４．
Ｔｌの期間は一般にノくスが空いている状態である。又
、エミュレーションメモリとしては通常高速のメモリを
使用している事が多く、アクセスタ・イムに余裕がある
為Ｔ４．Ｔｌの期間を利用したＤＭＡ処理が可能となる
。
今、エミュｌ／−ジョンＣＰＵ１がエミュレー７ヨン中
であるとすると、通常バッファ４及び７がアクティブ、
バッファ５及び６がインアクティブとなりエミュレーシ
、ｙＣＰＵ１とエミュレーションメモリ８が接続され命
令を実行している。この状態でスーパバイザＣＰＵ３よ
りエミュレーションメモリ８のアクセスを行なう場合、
本実施例によれば次の様な動作になる。
であるとすると、通常バッファ４及び７がアクティブ、
バッファ５及び６がインアクティブとなりエミュレーシ
、ｙＣＰＵ１とエミュレーションメモリ８が接続され命
令を実行している。この状態でスーパバイザＣＰＵ３よ
りエミュレーションメモリ８のアクセスを行なう場合、
本実施例によれば次の様な動作になる。
エミュレーションメモリからデータを読出す場合、ＤＭ
Ａコントローラ２をアクティブにしエミュレーションＣ
ＰＵ１のバスサイクルの空きを見つけるとバッファ４及
び７をインアクティブ、バッファ５及び６をアクティブ
としエミュレーションメモリ８及びブレークメモリ９を
ＤＭＡコントローラ２に接続する。ＤＭＡコントローラ
２はメモリリード出力信号ＭＥＭＲ２及びＩ１０ライト
出力信号ｌ０Ｗ−ｉアクティブとする。こｎらの出力信
号は夫々エミュレーションメモリ８にメモリリーして加
えられ、エミュレーションメモリ８から読出されたデー
タはバッファ５及びバッファ６を通ってメモリ９に書込
まれる。以上の様にＤＭＡコントローラのメモリーＩ１
０転送モードを使用して実際にはメモリーメモリのＤＭ
Ａ転送を行なう。
Ａコントローラ２をアクティブにしエミュレーションＣ
ＰＵ１のバスサイクルの空きを見つけるとバッファ４及
び７をインアクティブ、バッファ５及び６をアクティブ
としエミュレーションメモリ８及びブレークメモリ９を
ＤＭＡコントローラ２に接続する。ＤＭＡコントローラ
２はメモリリード出力信号ＭＥＭＲ２及びＩ１０ライト
出力信号ｌ０Ｗ−ｉアクティブとする。こｎらの出力信
号は夫々エミュレーションメモリ８にメモリリーして加
えられ、エミュレーションメモリ８から読出されたデー
タはバッファ５及びバッファ６を通ってメモリ９に書込
まれる。以上の様にＤＭＡコントローラのメモリーＩ１
０転送モードを使用して実際にはメモリーメモリのＤＭ
Ａ転送を行なう。
１回の転送は１バスサイクルで終了させる。ＤＭＡ転送
終了後再びバッファ４及びバッファ７をアクティブ、バ
ッファ５及びバッファ６をインアクティブとすることで
エミュレーションＣＰＵ１はエミュレーション処理を継
続する。この時、スーパバイザＣＰＵ３はブレークメモ
リ９に書込んだデータを引取る。
終了後再びバッファ４及びバッファ７をアクティブ、バ
ッファ５及びバッファ６をインアクティブとすることで
エミュレーションＣＰＵ１はエミュレーション処理を継
続する。この時、スーパバイザＣＰＵ３はブレークメモ
リ９に書込んだデータを引取る。
次にエミュレーションメモリへの書込みは、先ずスーパ
バイザＣＰＵ３よりバッファ７を通してメモリ９にデー
タの書込みを行なう。次にＤＭＡコントローラ２をアク
ティブにし、エミュレーシヨンｃｐｔｒｌのバスサイク
ルの空きを見つけるとバッファ４及びバッファ７をイン
アクティブ、バッファ５及びバッファ６をアクティブと
し、エミュレーションメモリ８及びメモリ９をＤＭＡコ
ントローラと接続する。ＤＭＡコントローラはメモリラ
イト出力信号ＭＥＭＷ２及びＩ１０リード出力信号１０
Ｒをアクティブとする。これらの出力信号は夫々エミュ
レーションメモリ８にメモリラ・イト入力信号ＷＲ及び
メモリリード入力信号ＲＤとして加えられ、メモリ９か
ら読出されたデータはバッファ６及びバッファ５を通っ
てエミュレーションメモリ８に書込まれる。これはＤＭ
Ａコントローラのｌ１０−メモリ転送を利用したもので
、このＤＭＡ転送終了後、再びバッファ４及びバッファ
７をアクティブ、バッファ５及びバッファ６をインアク
ティブとすることでエミュレーションＣＰＵ１はエミー
レーシコン処理を継続する。
バイザＣＰＵ３よりバッファ７を通してメモリ９にデー
タの書込みを行なう。次にＤＭＡコントローラ２をアク
ティブにし、エミュレーシヨンｃｐｔｒｌのバスサイク
ルの空きを見つけるとバッファ４及びバッファ７をイン
アクティブ、バッファ５及びバッファ６をアクティブと
し、エミュレーションメモリ８及びメモリ９をＤＭＡコ
ントローラと接続する。ＤＭＡコントローラはメモリラ
イト出力信号ＭＥＭＷ２及びＩ１０リード出力信号１０
Ｒをアクティブとする。これらの出力信号は夫々エミュ
レーションメモリ８にメモリラ・イト入力信号ＷＲ及び
メモリリード入力信号ＲＤとして加えられ、メモリ９か
ら読出されたデータはバッファ６及びバッファ５を通っ
てエミュレーションメモリ８に書込まれる。これはＤＭ
Ａコントローラのｌ１０−メモリ転送を利用したもので
、このＤＭＡ転送終了後、再びバッファ４及びバッファ
７をアクティブ、バッファ５及びバッファ６をインアク
ティブとすることでエミュレーションＣＰＵ１はエミー
レーシコン処理を継続する。
以上説明したように本発明は、エミュレーションＣＰＵ
のバスの空きサイクルを利用しメモリのアクセスを行う
手段を設ける事により、エミュレーション処理を停止さ
せずにメモリの読出し、書込みを行う事ができる。従っ
てユーザには自由度を与える事ができデバックの効率を
上げる効果がある。
のバスの空きサイクルを利用しメモリのアクセスを行う
手段を設ける事により、エミュレーション処理を停止さ
せずにメモリの読出し、書込みを行う事ができる。従っ
てユーザには自由度を与える事ができデバックの効率を
上げる効果がある。
第１図は本発明９一実施例のブロック図、第２図は本発
明の一実施例のタイミング図、第３図は従来のデバック
装置のブロック図である。 １・・・・・・エミュレーションＣＰＵ、２・・・・・
・ＤＭＡコントローラ、３・・・・・・スーパバイｆＣ
ＰＵ、４〜７・・・・・・バッファ、８・・・・・・エ
ミュレーションメモリ、９・・・・・・メモリ、ＣＬＫ
・・・・・・エミュレーションＣＰリライト出力信号、
ＲＤ・・・・・・エミュレーションメモリ８及びメモリ
９のメモリリード入力信号、ＷＲ・・・・・・エミュレ
ーションメモリ８及びメモリ９のメモリライト入力信号
、Ｔ１〜Ｔ４・・・・・・エミュレーションメモリ１の
１パスサイクルのタイミング。 皿 ：丁−＼
明の一実施例のタイミング図、第３図は従来のデバック
装置のブロック図である。 １・・・・・・エミュレーションＣＰＵ、２・・・・・
・ＤＭＡコントローラ、３・・・・・・スーパバイｆＣ
ＰＵ、４〜７・・・・・・バッファ、８・・・・・・エ
ミュレーションメモリ、９・・・・・・メモリ、ＣＬＫ
・・・・・・エミュレーションＣＰリライト出力信号、
ＲＤ・・・・・・エミュレーションメモリ８及びメモリ
９のメモリリード入力信号、ＷＲ・・・・・・エミュレ
ーションメモリ８及びメモリ９のメモリライト入力信号
、Ｔ１〜Ｔ４・・・・・・エミュレーションメモリ１の
１パスサイクルのタイミング。 皿 ：丁−＼
Claims (1)
- エミュレーションＣＰＵ、スーパーバイザＣＰＵおよび
エミュレーションメモリを有するデバック装置において
、エミュレーションＣＰＵによるエミュレーション処理
を中断することなく前記スーパーバイザＣＰＵによるエ
ミュレーションメモリアクセスを可能としたことを特徴
とするデバック装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61083491A JPS62239242A (ja) | 1986-04-10 | 1986-04-10 | デバツク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61083491A JPS62239242A (ja) | 1986-04-10 | 1986-04-10 | デバツク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62239242A true JPS62239242A (ja) | 1987-10-20 |
Family
ID=13803946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61083491A Pending JPS62239242A (ja) | 1986-04-10 | 1986-04-10 | デバツク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62239242A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106060A (ja) * | 1982-12-10 | 1984-06-19 | Fujitsu Ltd | デ−タロギング方式 |
| JPS60262251A (ja) * | 1984-06-08 | 1985-12-25 | Nec Corp | マイクロプロセツサ開発支援装置 |
-
1986
- 1986-04-10 JP JP61083491A patent/JPS62239242A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106060A (ja) * | 1982-12-10 | 1984-06-19 | Fujitsu Ltd | デ−タロギング方式 |
| JPS60262251A (ja) * | 1984-06-08 | 1985-12-25 | Nec Corp | マイクロプロセツサ開発支援装置 |
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