JPS63228365A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS63228365A JPS63228365A JP62061297A JP6129787A JPS63228365A JP S63228365 A JPS63228365 A JP S63228365A JP 62061297 A JP62061297 A JP 62061297A JP 6129787 A JP6129787 A JP 6129787A JP S63228365 A JPS63228365 A JP S63228365A
- Authority
- JP
- Japan
- Prior art keywords
- data
- area
- cpus
- cpu
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229920003211 cis-1,4-polyisoprene Polymers 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサシステムに関し、特に同一の
クロックパルスに同期してそれぞれのプログラムの命令
を実行する複数のＣＰｕを有するマルチプロセッサシス
テムに関する。
クロックパルスに同期してそれぞれのプログラムの命令
を実行する複数のＣＰｕを有するマルチプロセッサシス
テムに関する。
従来、この種のマルチプロセッサシステムには、特開昭
６０−１４７８６５号に開示された発明かある。
６０−１４７８６５号に開示された発明かある。
このマルチプロセッサシステムは、各ＣＰＵに共通のタ
イミング信号を与える同′ＩＩＪＩ制御装置を備え、３
ＣＰＵは、共通のタイミング信号を検出するとそれぞ
れのプログラムの命令の実行を開始する。ＣＰＵによっ
て処理されたデータはそれぞれの内部レジスタに保持さ
れた後、それぞれのデータ人出力制御部を介して、共通
データバストに出力され、共通メモリに格納される。そ
れぞれのデータ入出力制御部と共通メモリ間のデータ転
送の順位、すなわち共通データバスの使用順位はバスコ
ントロール回路によって制御されている。
イミング信号を与える同′ＩＩＪＩ制御装置を備え、３
ＣＰＵは、共通のタイミング信号を検出するとそれぞ
れのプログラムの命令の実行を開始する。ＣＰＵによっ
て処理されたデータはそれぞれの内部レジスタに保持さ
れた後、それぞれのデータ人出力制御部を介して、共通
データバストに出力され、共通メモリに格納される。そ
れぞれのデータ入出力制御部と共通メモリ間のデータ転
送の順位、すなわち共通データバスの使用順位はバスコ
ントロール回路によって制御されている。
−ト述した従来のマルチプロセッサシステムは、バスコ
ントロール回路によってバスの優先使用を制御して、１
つのＣＰｕがアクセス中に他のＣＰｕがアクセスするこ
とを禁止しているが、その他のこの種のマルチプロセッ
サシステムも、書込みのために転送中の数バイトのデー
タを他のＣＰＵが読込むことを禁止するために、ソフト
ウェアでセマホアフラグをたててＣＰＵが相互に確認し
あいながら動作するか、バスを使用しているＣＰＵが、
ロック信号（８０８６，８０８８最大モード）を出力し
て他のＣＰＵによるデータバスの使用を禁止する等の方
法がとられているので、特別なハードウェアや煩雑なソ
フトウェアによる処理が必要であるという欠点がある。
ントロール回路によってバスの優先使用を制御して、１
つのＣＰｕがアクセス中に他のＣＰｕがアクセスするこ
とを禁止しているが、その他のこの種のマルチプロセッ
サシステムも、書込みのために転送中の数バイトのデー
タを他のＣＰＵが読込むことを禁止するために、ソフト
ウェアでセマホアフラグをたててＣＰＵが相互に確認し
あいながら動作するか、バスを使用しているＣＰＵが、
ロック信号（８０８６，８０８８最大モード）を出力し
て他のＣＰＵによるデータバスの使用を禁止する等の方
法がとられているので、特別なハードウェアや煩雑なソ
フトウェアによる処理が必要であるという欠点がある。
Ｃ問題点を解決するための手段）
本発明のマルチプロセッサシステムは、同一の一定周期
の割込みパルスに同期して、それぞれのプログラムの命
令の実行を開始する複数のＣＰＵと、共通のメモリを有
し、前記複数のＣＰＵは面記共通のメモリを介して相互
にデータを送受するマルチプロセッサシステムに喝いて
、前記共通のメモリはマルチボートＲＡＭであって、該
マルチボートＲＡＭは、各ＣＰＵがデータを書込む書込
みエリヤとデータを読出す読出しエリヤから成り、前記
複数のＣＰＵの中の所定のＣＰＵは割込みパルスを人力
すると、割込み処理プログラムによって書込みエリヤに
格納されたデータを該書込みエリヤから、読出しエリヤ
にブロック転送し、その後、それぞれのＣＰＵはそのプ
ログラムを実行するために該マルチボートＲＡＭをアク
セスすることを特徴とする。
の割込みパルスに同期して、それぞれのプログラムの命
令の実行を開始する複数のＣＰＵと、共通のメモリを有
し、前記複数のＣＰＵは面記共通のメモリを介して相互
にデータを送受するマルチプロセッサシステムに喝いて
、前記共通のメモリはマルチボートＲＡＭであって、該
マルチボートＲＡＭは、各ＣＰＵがデータを書込む書込
みエリヤとデータを読出す読出しエリヤから成り、前記
複数のＣＰＵの中の所定のＣＰＵは割込みパルスを人力
すると、割込み処理プログラムによって書込みエリヤに
格納されたデータを該書込みエリヤから、読出しエリヤ
にブロック転送し、その後、それぞれのＣＰＵはそのプ
ログラムを実行するために該マルチボートＲＡＭをアク
セスすることを特徴とする。
（作 用）
このように、書込みエリヤと読出しエリヤを設けること
によって、書込み、読出しのメモリ空間的を分離し、ざ
らに、マルチボートメモリを用いることによってそれぞ
れのＣＰｕがメモリをセレクトする期間を分離して、転
送中の書込みデータが読出されることを防止する。また
、割込みパルス毎に書込みエリヤから読出しエリヤにデ
ータをブロック転送することにより、あるＣＰＵが、他
のＣＰＵが書込んだデータを参照するとき、その参照デ
ータは、１割込みパルス前に書込まれたデータであると
いうように、処理の時間的対応が、データの長短にかか
わらず一義的に定まり、その結果、任意のＣＰｕのステ
ータス、パラメータを他のＣＰｕがリアルタイムに誤り
なく参照することができる。
によって、書込み、読出しのメモリ空間的を分離し、ざ
らに、マルチボートメモリを用いることによってそれぞ
れのＣＰｕがメモリをセレクトする期間を分離して、転
送中の書込みデータが読出されることを防止する。また
、割込みパルス毎に書込みエリヤから読出しエリヤにデ
ータをブロック転送することにより、あるＣＰＵが、他
のＣＰＵが書込んだデータを参照するとき、その参照デ
ータは、１割込みパルス前に書込まれたデータであると
いうように、処理の時間的対応が、データの長短にかか
わらず一義的に定まり、その結果、任意のＣＰｕのステ
ータス、パラメータを他のＣＰｕがリアルタイムに誤り
なく参照することができる。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマルチプロセッサシステムの一実施例
のブロック図、第２図は第１図の装置の動作を示す波形
図である。
のブロック図、第２図は第１図の装置の動作を示す波形
図である。
本実施例のマルチプロセッサシステムは、４つのｃｐｕ
ｉ〜４と共通のメモリであるマルチボートＲＡＭ５によ
って構成されている。
ｉ〜４と共通のメモリであるマルチボートＲＡＭ５によ
って構成されている。
マルチボート ＲＡＭ ５は、各ＣＰＩＪＩ〜４がデー
タを書込む書込みエリヤ６とデータを読出す読出しエリ
ヤ７とからなっている。ＣＰＩ１１〜４はいずれも割込
みパルス（以下、筋と記す）８が印加される。 Ｃｒ
ｔ］１は■８を人力すると割込み処理でマルチボートト
ＲＡＭＳをチップセレクトし、書込みエリヤ６のデー
タを、読出しエリヤ７へブロック転送をし、割込処理終
了後、自己のプログラムの命令を実行する。（：ＰＵＺ
〜４はＲＴ（：８を入力すると、それぞれのプログラム
の命令の実行を開始する。
タを書込む書込みエリヤ６とデータを読出す読出しエリ
ヤ７とからなっている。ＣＰＩ１１〜４はいずれも割込
みパルス（以下、筋と記す）８が印加される。 Ｃｒ
ｔ］１は■８を人力すると割込み処理でマルチボートト
ＲＡＭＳをチップセレクトし、書込みエリヤ６のデー
タを、読出しエリヤ７へブロック転送をし、割込処理終
了後、自己のプログラムの命令を実行する。（：ＰＵＺ
〜４はＲＴ（：８を入力すると、それぞれのプログラム
の命令の実行を開始する。
次に、本実施例の動作について説明する。
まず、雨８が入力すると、 ＣＰＵ １は割込み処理に
よって書込みエリヤ６の内容を、読出しエリヤ７へブロ
ック転送する。この割込処理期間Ｔ、Ｎ７中は、マルチ
ボート ＲＡＭ５のチップセレクト信号ＣＥはＧＰＵ
１から出力されたままになり、他のＣいり２〜４はアク
セスすることができないので、ブロック転送は確実に実
行される（第２図）。割込みが終了すると、それぞれの
（：ＰＯ２−４は、自己のプログラムを実行するために
、マルチボート ＲＡＭ５をチップセレクトしてアクセ
スすることが可能になる。各ＣＰ０１〜４は自己のステ
ータス、パラメータ等をマルチボート ＲＡＭ５の書込
みエリヤ６に書込み、他のＣＰＵおよび自己のステータ
ス、パラメータ等をマルチボート ＲＡＭ ５の読出し
エリヤ７から読出す。このとき読出されるデータは、１
割込みパルス前に書込みエリヤ６に書込まれ、規制込み
パルス周期の初めに読出しエリヤ７にブロック転送され
たものである。ＲＴＣの周期を２１１ＩＳｅＣすると、
各ＣＰＵは２ｍ ｓｅｃ毎に処理を完了し、処理完了時
刻と次のＲＴＣの入力時刻との間の時間はアイドルタイ
ムＴ目、Ｔ、２．ＴＨ。
よって書込みエリヤ６の内容を、読出しエリヤ７へブロ
ック転送する。この割込処理期間Ｔ、Ｎ７中は、マルチ
ボート ＲＡＭ５のチップセレクト信号ＣＥはＧＰＵ
１から出力されたままになり、他のＣいり２〜４はアク
セスすることができないので、ブロック転送は確実に実
行される（第２図）。割込みが終了すると、それぞれの
（：ＰＯ２−４は、自己のプログラムを実行するために
、マルチボート ＲＡＭ５をチップセレクトしてアクセ
スすることが可能になる。各ＣＰ０１〜４は自己のステ
ータス、パラメータ等をマルチボート ＲＡＭ５の書込
みエリヤ６に書込み、他のＣＰＵおよび自己のステータ
ス、パラメータ等をマルチボート ＲＡＭ ５の読出し
エリヤ７から読出す。このとき読出されるデータは、１
割込みパルス前に書込みエリヤ６に書込まれ、規制込み
パルス周期の初めに読出しエリヤ７にブロック転送され
たものである。ＲＴＣの周期を２１１ＩＳｅＣすると、
各ＣＰＵは２ｍ ｓｅｃ毎に処理を完了し、処理完了時
刻と次のＲＴＣの入力時刻との間の時間はアイドルタイ
ムＴ目、Ｔ、２．ＴＨ。
Ｔ１４になる。したがって、次の処理は確実に次の周期
に移されることになり、 ＣＰＵの処理時間の長短によ
る誤動作を無くすことができる。
に移されることになり、 ＣＰＵの処理時間の長短によ
る誤動作を無くすことができる。
以上説明したように本発明は、共通のメモリにマルチボ
ートメモリを用い、その書込みエリヤと読出しエリヤを
分離することにより、転送中の書込みデータが読出され
ることを防止し、また、割込みパルス毎に書込みエリヤ
から読出しエリヤにデータをブロック転送することによ
り、任意のＣＰＵのステータス、パラメータ等を他のＣ
ＰＵが、データの長短にかかわらず、リアルタイムに誤
りなく参照することができる効果がある。
ートメモリを用い、その書込みエリヤと読出しエリヤを
分離することにより、転送中の書込みデータが読出され
ることを防止し、また、割込みパルス毎に書込みエリヤ
から読出しエリヤにデータをブロック転送することによ
り、任意のＣＰＵのステータス、パラメータ等を他のＣ
ＰＵが、データの長短にかかわらず、リアルタイムに誤
りなく参照することができる効果がある。
第１図は本発明のマルチプロセッサシステムのブロック
図、第２図は第１図の装置の動作を示す波形図である。 １〜４・−ｃｐｕ。 ５・・・マルチボートＲＡＭ 。 ６・・・書込みエリヤ、 ７・・・読出しエリヤ、 ８・−１１Ｔｃ。
図、第２図は第１図の装置の動作を示す波形図である。 １〜４・−ｃｐｕ。 ５・・・マルチボートＲＡＭ 。 ６・・・書込みエリヤ、 ７・・・読出しエリヤ、 ８・−１１Ｔｃ。
Claims (1)
- 【特許請求の範囲】 同一の一定周期の割込みパルスに同期して、それぞれの
プログラムの命令の実行を開始する複数のＣＰＵと共通
メモリを有し、前記複数のＣＰＵは前記共通メモリを介
して相互にデータを送受するマルチプロセッサシステム
において、 前記共通メモリはマルチボートＲＡＭであって、該マル
チボートＲＡＭは、各ＣＰＵがデータを書込む書込みエ
リヤとデータを読出す読出しエリヤから成り、 前記複数のＣＰＵの中の所定のＣＰＵは前記割込みパル
スを入力すると、割込み処理プログラムによって前記書
込みエリヤに格納されたデータを該書込みエリヤから、
前記読出しエリヤにブロック転送し、その後、それぞれ
のＣＰＵはそのプログラムを実行するために該マルチボ
ートＲＡＭをアクセスすることを特徴とするマルチプロ
セッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061297A JPS63228365A (ja) | 1987-03-18 | 1987-03-18 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061297A JPS63228365A (ja) | 1987-03-18 | 1987-03-18 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228365A true JPS63228365A (ja) | 1988-09-22 |
Family
ID=13167116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061297A Pending JPS63228365A (ja) | 1987-03-18 | 1987-03-18 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228365A (ja) |
-
1987
- 1987-03-18 JP JP62061297A patent/JPS63228365A/ja active Pending
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