JPH058459B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は情報処理装置に関し、特に中央処理装
置（以下、CPUと呼ぶ）に付加されたキヤツシ
ユメモリの制御回路に関する。

〔従来の技術〕

従来、キヤツシユメモリが付加されたCPUが
共通バスに接続されているシステムでは、DMA
コントローラなど他のバスマスク（以下、単にバ
スマスタと呼び）、CPUと区別する）が共通バス
を使用してメインメモリとの間でデータ転送を行
なう場合、CPUはその動作を停止して共通バス
をモニタリングして、キヤツシユメモリ内のデー
タの有効性、すなわちメインメモリとキヤツシユ
メモリ内のデータの一致を保つている。

第５図は中央処理装置とバスマスタが共通バス
に接続されているシステムの基本的なシステム構
成例を示すブロツク図である。

このシステムは、共通バス３０５に接続され
た、キヤツシユメモリが付属したCPU３０１と、
バスマスタ（この例ではDMAコントローラ）３
０２と、Ｉ／０コントローラ３０３と、メインメ
モリ３０４からなり、CPU３０１は演算部
（EXU）３１１とキヤツシユメモリ３１２からな
る。

このようなシステムCPU３０１が命令を実行
する場合、命令コードおよびデータは通常キヤツ
シユメモリ３１２から取り出して実行し、キヤツ
シユメモリ３１２にない場合のみ、メインメモリ
３０４へ参照にいく。一方、DMAコントローラ
３０２がＩ／０コントローラ３０３とメインメモ
リ３０４の間のデータ転送を制御する場合、Ｉ／
０コントローラ３０３とメインメモリ３０４の間
で共通バス３０５を通して直接、データが転送さ
れる。

このとき問題となるのは、CPU３０１内のキ
ヤツシユメモリ３１２にはいつもメインメモリ３
０４内の一部の命令またはデータが全く同じ値で
セーブしておく必要性があるということである。
DMAコントローラ３０２はＩ／０コントローラ
３０３とメインメモリ３０４の間を直接、データ
転送してしまうため、CPU３０１のキヤツシユ
メモリ３１２とは無関係である。このような場
合、通常、CPU３０１が共通バス３０５をモニ
タリングして、DMAコントローラ３０２がメイ
ンメモリ３０４の内容を書換えた場合、その書換
えたデータと同じデータをキヤツシユメモリ３１
２にストアしている場合は、そのデータを無効に
するか新しいデータにアツプデートする必要があ
る。

従来、この問題を解決するためにキヤツシユメ
モリの制御回路は、例えば第６図に示ように構成
されていた。

CPU４０１は演算部４１１と、キヤツシユメ
モリの制御部２４１と、キヤツシユメモリのアド
レス情報保持部４２２と、キヤツシユメモリのデ
ータ情報保持部４２３と、内部アドレスバス４３
１（演算部４１１から出力される場合と、共通バ
ス４０２モニタリング中に共通バス４０２のアド
レス情報がそのままCPU４０１内に存在する場
合とがある）と、内部データバス４３３（演算部
４１１から出力されたデータ、共通バス４０２か
ら取り込んだデータが存在する）と、リード／ラ
イトなどデータアクセスタイプを示す制御信号群
４３５（演算部４１１または共通バス４０２から
取り込んだものが存在する）を有し、アドレスバ
ス４３２とデータバス４３４および制御信号群４
３６で共通バス４０２と接続されている。なお、
４４１はバスマスタからの共通バス要求信号線、
４４２は共通バス要求応答線がある。一方、共通
バス４０２には、メモリアドレスを示す情報が存
在するアドレス信号線と、メモリへ書込んだり／
読出したりするデータが存在するデータ信号線
と、アドレス信号線上のアドレス情報が有効であ
ることおよび転送の開始を示すアドレスストロー
プ（AS）信号線、メモリへ書込むのか、読出す
のかを示すリード／ライト線、実際のデータのア
クセスタイミングを決定するデータストローブ
（DS）線よりなる制御信号が存在する。

この構成のCPU４０１以外のバスマスタが共
通バス要求線４４１を使用てして共通バス４０２
の使用権を要求してきたとき、CPU４０１は、
処理のある単位で共通バス要求応答線４４２を使
用して、バスマスタへ共通バス４０２の使用権を
渡す。バスマスタはこの共通バス要求応答線４４
２のアクテイブになつたのを持つてデータの転送
を開始する。CPU４０１は、バスマスタがデー
タの転送を行なう毎にその転送をモニタリングす
る。モニタリングの方法は、制御信号群４３５の
中のアドレスストローク信号をポーリングし、ア
ドレスストローブ信号が有効になり、かつリー
ド／ライト線がライトを示したら、共通バス４０
２上のアドレス情報をアドレスバス４３２を通し
てCPU４０１の内部アドレスバス４３１上に取
り込む。この取り込んだアドレス情報はキヤツシ
ユメモリ内のアドレス情報保持部４２２へ送ら
れ、現在メインメモリ３０４へ書込んでいるアド
レスがキヤツシユメモリ上に存在するからチエツ
クする。もし、アドレス情報保持部４２２に同一
のアドレスが存在する場合は、制御部４２１はそ
のアドレス情報を無効化する処理を行なう。この
処理はバスマスタがアドレスストローブ信号によ
つて示されたバス使用時に毎回行なわれる。

〔発明が解決しようとする問題点〕

上述した従来のキヤツシユメモリの制御回路で
は、他バスマスタに共通バスを明け渡したとき、
中央処理装置は、他バスマスタが共通バスを使用
している間、共通バスをモニタリングしてそのア
ドレスに対応するデータがキヤツシユメモリ内に
存在するか否かを演算部がキヤツシユメモリの使
用するを停止させて毎回チエツクする必要があ
り、したがつて、このチエツクの間演算部はキヤ
ツシユメモリを参照することができなくなり、停
止状態へ入つてしまうという欠点がある。

このような方式のキヤツシユメモリは、他のバ
スマスタがいかなィるメモリ参照、つまりランダ
ムなアドレスを参照した場合は有効であるが、実
際はマルチプロセツサのときの他CPUも“局所
参照性”があることや、Ｉ／０からのデータ転送
も、CPUの実行しているプログラムまたはデー
タの存在する領域と異なることが多いし、また転
送アドレスの変化もシーケンシヤルに増加または
減少することが多い。

このことは、キヤツシユメモリの記憶単位が８
バイト、16バイトなどの大きさのブロツクで記憶
されていることを考えると、キヤツシユメモリ内
のアドレス情報保持部で１回チエツクすれば、そ
のあとそのブロツク外をアクセスするまで、チエ
ツクは不用である。このように中央処理装置が他
マスタのバスサイクルを毎回チエツクすること
は、演算部がキヤツシユメモリを使用するのを妨
げることからキヤツシユメモリの有効使用効率を
下げ、性能向上の妨げとなる。

本発明の目的は、他バスマスタがメインメモリ
を参照中でも演算部のキヤツシユメモリ使用効率
を下げるのを必要最小限にしたキヤツシユメモリ
制御回路を提供することにある。

〔問題点を解決するための手段〕

本発明は、メインメモリとバスマスタとＩ／Ｏ
コントロラと中央処理装置とが共通バスに接続さ
れ、前記中央処理装置は、ブロツク単位でメイン
メモリ情報を保持すると共に、前記中央処理装置
が取り込んだ共通バス上のアドレスに対応するブ
ロツクが存在するか否かをチエツクし、存在する
場合、そのブロツクに関する情報を無効にする処
理を行うキヤツシユメモリ制御部を備えたキヤツ
シユメモリと、演算部と、キヤシユメモリ制御回
路とを備え、前記キヤツシユメモリ制御回路は、
第１及び第２のアドレスレジスタと、第１のアド
レスレジスタの内容と、第２のアドレスレジスタ
の内容とを比較する比較器とを備え、中央処理装
置がバスマスタに共通バスの作用権を渡した後、
バスマスタの１回目のバスサイクル中のアドレス
情報を第１のアドレスレジスタ及び第２のアドレ
スレジスタに保持すると共に、第１のアドレスレ
ジスタの内容をキヤシユメモリの制御部に送つ
て、キヤシユメモリの制御部に処理を行わせ、２
回目以降のバスマスタのバスサイクルでは、第１
のアドレスレジスタに共通バスのアドレス情報を
保持し、このアドレス情報が、第２のアドレスレ
ジスタ保持されているアドレスと同一ブロツクか
を前記比較器で比較し、同一ブロツクのアドレス
情報である場合は一致信号を比較器より出力し、
同一ブロツクのアドレス情報でな場合は、キヤシ
ユメモリの制御部に処理を行わせると共に、第２
のアドレスレジスタに＄共通バスのアドレス情報
を保持させる制御部を有するキヤツシユメモリ制
御回路を備えたことを特徴とする。

このように、バスマスタがメインメモリとの間
で直接データ転送している時に、ある一定のブロ
ツク内の転送を行なつている間は、最初の一回目
以外はキヤツシユメモリをバスモニタリングのた
めに使用しないで、演算部がキヤツシユメモリ内
の情報だけで処理を進められる場合は、共通バス
を他のバスマスタに引き渡しても処理を続けられ
る。

〔実施例〕

次に、本発明の実施例について図面を参照して
説明する。

第１図は本発明のキヤツシユメモリ制御回路を
有する情報処理の一実施例のブロツク図である。

CPU１０１は、演算部１１１と、キヤツシユ
メモリの制御部１２１と、キヤツシユメモリのア
ドレス情報保持部１２２と、キヤツシユメモリの
データ情報保持部１２３と、内部アドレスバス１
３１（演算部１１１から出力される場合とキヤツ
シユメモリの制御回路１２５から出力される場合
とがある）と、内部データバス１３３（演算部１
１１から出力されたデータと共通バス１０２から
取り込んだデータとキヤツシユメモリから出力さ
れたデータのいずれかが存在する）と、リード／
ライトなどのデータアクセスタイプを示す制御信
号群１３５（演算部１１１、または共通バス１０
２から取り込んだものが存在する）と、制御回路
１２５と、制御回路１２５へモニタリングした共
通バス１０２のアドレスを送るためのバス１３７
と、制御回路１２５と内部アドレスバス１３１の
接続用バス１３８と、接続バツフア１２４と、接
続バツフア１２４、制御回路１２５および共通バ
ス１０２上のアドレスバス１３２を接続する内部
アドレスバス１３９からなり、データバス１３
４、アドレスバス１３２、制御信号群１３６で共
通バス１０２と接続されている。なお、１４１は
バスマスタからの共通バス要求信号線、１４２は
共通バス要求応答線である。

第２図はキヤツシユメモリの構成を示すブロツ
ク図である。

データ情報保持部１２３は、４バイト分をまと
めて１ブロツクとした４ブロツクのデーレジスタ
１１，１２，１３，１４で構成され、アドレス情
報保持部１２２は各データレジスタ１１，１２，
１３，１４のブロツクアドレスが格納されたアド
レスレジスタ１，２，３，４で構成されている。
アドレスレジスタ１，２，３，４はアドレスレジ
スタ以外に、外部から入力されたアドレス情報と
アドレスレジスタ１，２，３，４の内容を比較す
る機能も内蔵している。制御部１２１は入力され
たアドレスに対応するブロツクが存在しなかつた
ときのブロツク入れ換え制御や、アドレスレジス
タ１〜４の有効性を制御する。

このような構成のキヤツシユメモリに対し、演
算部１１１からアドレス情報が送られてくると、
そのアドレスはアドレスレジスタ１〜４へ送られ
る。そして、そのアドレス情報と一致するブロツ
クが存在すると対応するデータレジスタが選択線
３１〜３４のいずれか一本によつて選択され、演
算部１１１へ送られる。

本実施例と直接関係ないが、もし入力したアド
レスに対応するブロツクがキヤツシユメモリ内に
存在しないときは、制御部１２１が、要求された
アドレスに対応しているメインメモリの内のデー
タとキヤツシユメモリ内のいずれか一つのブロツ
クの入れ換えを行ない、演算部１１１へデータを
送る。

以上のようにキヤツシユメモリは、１つのブロ
ツクとして数バイト以上のデータを一単位として
ストアしておき、ブロツク内の一つのデータにア
クセスが行なわれれば、そのブロツク内の他のデ
ータの使用される可能性が高いというノイマン型
コンピユータの特性を利用している。このことは
CPUだけでなくDMAコントローラなど他のＩ／
Ｏコントローラでも一般的に言える特性である。

第３図は第１図の制御回路１２５のブロツク図
である。

この制御回路１２５は、CPU１０１が共通バ
ス１０２の使用権を渡したとき、および異なるブ
ロツクを最初にアクセスしたとき、それに対応す
るブロツクの番号が格納されるアドレスレジスタ
（第２のアドレスレジスタ）２１０と、バスサイ
クル中のアドレス情報を毎回保持するテンポラリ
ーアドレスレジスタ（第１のアドレスレジスタ）
２２０と、アドレスレジスタ２１０と２２０を比
較して共通バス１０２上のアドレス情報がアドレ
スレジスタ２１０で示したブロツクと同一か否か
をチエツクし、同一の場合に一致信号２５１を出
力する比較器２３０と、一致信号２５１が出力さ
れなくなつたとき、CPU１０１が共通バス１０
２の使用権を他のバスマスタへ渡した直後、キヤ
ツシユメモリの制御部１２１にそのアドレスが存
在するかどうかを判定させる制御部２４０で構成
されている。

このような構成のキヤツシユメモリを内蔵した
CPU１０１が、他バスマスタにバスの使用権を
渡したときどのようにバスの動作をモニタリング
して、メインメモリの内容とキヤツシユメモリの
内容の一致を確保するかについて述べる。

まず、CPU１０１以外のバスマスタがCPU１
０１に対して共通バス要求信号線１４１を通して
共通バス１０２の使用要求をする。CPU１０１
は、処理のある区切りでバス要求応答信号線１４
２を通してバス要求応答信号を返して共通バス１
０２の使用権をバスマスタへ渡す。バスマスタ
は、このバス要求応答信号を受け取ることによつ
て共通バス１０２の制御を行ない、メインメモリ
とＩ／０間のデータの転送などを行なう。

第４図は共通バス１０２の基本的な動作を示す
タイムチヤートである。

CLKは共通バス１０２の動作の基本タイミン
グを決定するクロツク信号、ADRBUSはメモリ
を参照するときのメモリアドレスを与えるアドレ
スバス、ASはアドレスADRBUSが有効であるこ
とを示すストローブ信号、Ｒ／Ｗはメモリに対し
てリードまたはライトするかを示すリードライト
信号、DSはメモリへのデータのアクセスタイミ
ングを決定するデータストローブ信号である。

このような共通バス動作タイミングに対して、
CPU１０１は次のように共通バス１０２をモニ
タリングしてメインメモリとキヤツシユメモリの
内容の一致を取る。

CPU１０１はバスマスタに応答信号を送つた
あと制御部２４０内の内部の内部Ｆ／Ｆを制御信
号線１３５によつて設定（“１”に）する。バス
マスタがアドレスストローブ信号ASを出力する
ことによつてバス動作を開始すると、そのタイミ
ングに合せてアドレスレジスタ２１０，２２０に
そのアドレス情報を取り込む。このとき制御回路
１２５の制御部２４０は内部Ｆ／Ｆが“１”であ
るので比較器２３０の出力２５１は使用せず、演
算部１１１に対してキヤツシユ要求信号２５２を
出力し、一定時間後に内部アドレスバス１３１の
使用権を得る。内部アドレスバス１３１の使用権
を得ると、制御回路１２５の制御部２４０はアド
レスレジスタ２２０上のアドレス情報をアドレス
バス２６３，１３８，１３１を通してキヤツシユ
メモリのアドレス情報保持部１２２へ送る。キヤ
ツシユメモリでは、このアドレス情報に対応する
ブロツクがキヤツシユメモリのデータ保持部１２
３に存在するかチエツクし、一致するものがある
とそのアドレスを保持しているブロツクを無効化
し、一致するものがなければ、キヤツシユメモリ
内の情報はそのままとする。この一連の処理と平
行して制御回路１２５内のアドレスレジスタ２１
０なアドレスバス２６１の内容を保持し、内部
Ｆ／Ｆをクリアする。これで一連の処理が終了
し、制御回路１２５は、次のバスサイクル開始が
始まるのを待つ。

次のバスサイクル開始はアドレスストローブ信
号ASによつて示される。アドレスストローブ信
号ASがくると、前回（一回目のモニタリング）
と同様にアドレス情報をアドレスジスタ２２０に
保持する。保持されたアドレス情報はアドレスジ
スタ２１０の内容と比較器２３０で比較され、も
しアドレスレジスタ２１０にストアされているア
ドレスと同一ブロツクのアドレス情報なら一致信
号２５１を“１”にし、一致していなければ
“０”とする。もし一致していれば、前回（この
場合には１回目の チエツク）に同一ブロツクの有無のチエツクはキ
ヤツシユメモリ使用して行なつたのでキヤツシユ
使用要求信号２５２は出力せず、すなわちキヤツ
シメモリは使用しない。一方、一致しない場合
は、前回と同様にキヤツシユメモリの使用要求を
行ない、キヤツシユ内にそのブロツクに対応する
ものが存在するかを１回目と同様にチエツクし、
存在する場合はそのブロツクを無効化する。さら
にアドレスレジスタ２１０にそのブロツクに相当
するアドレス情報を取り込む。

以後、バスサイクルが開始、すなわちアドレス
ストローブ信号が出力されるたびにこの動作がく
りかえされる。

なお、一度、バスの使用権をCPU１０１が取
りもどし、再度バスマスタがバスの使用権を取り
もどしてバスの使用を行なつたときは１回目の動
作からくり返す。

本実施例では現在バスマスタが行なつている転
送が、前回バスマスクが行なつた転送と同一ブロ
ツクかの情報のみでチエツクしているが、メモリ
ヘライト動作が行なわれたときのみ比較器２３０
を動作させ、かつ前ライトサイクルと同一ブロツ
クかでキヤツシユメモリを作用するようにしても
よい。このとき、アドレスレジスタ２１０の書換
えタイミングは、バスの使用権を明渡した直後の
ライトサイクルまたは前回と異なつたブロツクへ
のライト動作が行なわれたときなる。

Ｉ／Ｏからの転送では、アドレスは一定の値で
増加または減少するため、ある一つのブロツクへ
入ると、そのあと数バスサイクルの間は同一ブロ
ツク内での転送が行われることが多いため、毎バ
スサイクルにキヤツシユメモリを使用することは
有効でない。したがつて、本実施例のように異な
るブロツクへの転送が合行なわれたときのみキヤ
ツプシユメモリを使用することは演算部のキヤツ
シユメモリの有効使用率を高める。

〔発明の効果〕

以上説明したように本発明は、バスマスタがメ
インメモリとの間で直接データ転送している 時
に、ある一定のブロツク内の転送を行なつている
間は、最初の一回目以外はキヤツシユメモリをバ
スモニタリングのために使用いないことにより、
演算部がキヤツシユメモリ内の情報だけで処理を
進められる場合は、共通バスを他のバスマスタに
引き渡しても処理を続けられ、演算部のキヤツシ
ユメモリの有効使用率を高めるという効果があ
る。

【図面の簡単な説明】

第１図はキヤツシユメモリ制御回路を有する
CPUのブロツク図、第２図は第１図のキヤツシ
ユメモリの構成例を示す図、第３図は第１図の制
御回路１２５の一実施例のブロツク図、第４図は
第１図のCPUを用いたシステムの基本バスサイ
クルのタイミングチヤート、第５図は本発明に関
係する一般的なシステムの構成例を示す図、第６
図は従来のモニタリング回路をもつたCPUの例
を示す図である。 １０１：CPU、１０２：共通バス、１１１：
演算部、１２１：制御部、１２２：アドレス情報
保持部、１２３：データ情報保持部、１２４：接
続バツフア、１２５：制御回路、１３１，１３
７，１３８，１３９：内部アドレスバス、１３
３：内部データバス、１３２：アドレスバス、１
３４……データバス、１３５，１３６：制御信号
群、１４１：共通バス要求信号線、１４２：共通
バス要求応答線、２１０，２２０：アドレスレジ
スタ、２３０：比較器、２４０：制御部、２５
１：一致信号、２５２：キヤツシユ要求信号。

Claims (1)

【特許請求の範囲】
1. １ メインメモリとバスマスタとＩ／Ｏコントロ
   ラと中央処理装置とが共通バスに接続され、前記
   中央処理装置は、ブロツク単位でメインメモリ情
   報を保持すると共に、前記中央処理装置が取り込
   んだ共通バス上のアドレスに対応するブロツクが
   存在するか否かをチエツクし、存在する場合、そ
   のブロツクに関する情報を無効にする処理を行う
   キヤツシユメモリ制御部を備えたキヤツシユメモ
   リと、演算部と、キヤシユメモリ制御回路とを備
   え、前記キヤツシユメモリ制御回路は、第１及び
   第２のアドレスレジスタと、第１のアドレスレジ
   スタの内容と、第２のアドレスレジスタの内容と
   を比較する比較器とを備え、前記中央処理装置が
   バスマスタに共通バスの使用権を渡した後、バス
   マスタの１回目のバスサイクル中のアドレス情報
   を前記第１のアドレスレジスタ及び前記第２のア
   ドレスレジスタに保持すると共に、第１のアドレ
   スレジスタ内容を前記キヤシユメモリの制御部に
   送つて、前記キヤシユメモリの制御部に前記処理
   を行わせ、２回目以降のバスマスタのバスサイク
   ルでは、第１のアドレスレジスタに共通バスのア
   ドレス情報を保持し、このアドレス情報が、第２
   のアドレスレジスタに保持されているアドレスと
   同一ブロツクかを前記比較器で比較し、同一ブロ
   ツクのアドレス情報である場合は一致信号を前記
   比較器より出力し、同一ブロツクのアドレス情報
   でない場合は、前記キヤシユメモリの制御部に前
   記処理を行わせると共に、第２のアドレスレジス
   タに共通バスのアドレス情報を保持させる制御部
   を有するキヤツシメモリ制御回路。