JP3431626B2 - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JP3431626B2 JP3431626B2 JP16587490A JP16587490A JP3431626B2 JP 3431626 B2 JP3431626 B2 JP 3431626B2 JP 16587490 A JP16587490 A JP 16587490A JP 16587490 A JP16587490 A JP 16587490A JP 3431626 B2 JP3431626 B2 JP 3431626B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cache
- data
- bus interface
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012545 processing Methods 0.000 title claims description 12
- 238000012546 transfer Methods 0.000 claims description 48
- 238000004891 communication Methods 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 12
- 238000013479 data entry Methods 0.000 claims 13
- 238000010586 diagram Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 235000009508 confectionery Nutrition 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Bus Control (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、一般的に、１つのの命令によって、読み出
しと書き込みの両方のための「バースト」転送を利用し
てシステム・バス上にデータ・ブロックのメモリからメ
モリへの移動を実行できるデータ処理装置に関する。さ
らに詳しくは、本発明は、自然データ型のシステム・バ
スをサポートし、これによって、システム・プログラマ
がCPUに対して自然データ型よりも大幅に大きいデータ
型に対して「移動］命令を出すことを可能にするゆるく
結合したシステムに対する命令に関する。
しと書き込みの両方のための「バースト」転送を利用し
てシステム・バス上にデータ・ブロックのメモリからメ
モリへの移動を実行できるデータ処理装置に関する。さ
らに詳しくは、本発明は、自然データ型のシステム・バ
スをサポートし、これによって、システム・プログラマ
がCPUに対して自然データ型よりも大幅に大きいデータ
型に対して「移動］命令を出すことを可能にするゆるく
結合したシステムに対する命令に関する。
（従来の技術）
今日の高性能マイクロプロセッサは、中央処理装置
（CPU）および外部記憶と周辺装置との間で大量のデー
タを高速で転送する能力を必要とする。これらの高性能
マイクロプロセッサは、転送サイズや転送プロトコルの
ような強制を課する環境下で動作し、このことはシステ
ム全体の性能を制限する。その結果、最近のマイクロプ
ロセッサは、バスの幅に対する制限を部分的に補うた
め、ブロック転送（例えば、バースト転送）を使用す
る。これらのブロック転送は、転送データに対する転送
プロトコルの比率を減じ、各データの転送に対して最大
のバス幅を利用する。
（CPU）および外部記憶と周辺装置との間で大量のデー
タを高速で転送する能力を必要とする。これらの高性能
マイクロプロセッサは、転送サイズや転送プロトコルの
ような強制を課する環境下で動作し、このことはシステ
ム全体の性能を制限する。その結果、最近のマイクロプ
ロセッサは、バスの幅に対する制限を部分的に補うた
め、ブロック転送（例えば、バースト転送）を使用す
る。これらのブロック転送は、転送データに対する転送
プロトコルの比率を減じ、各データの転送に対して最大
のバス幅を利用する。
（発明が解決しようとする課題）
従来技術では、マイクロプロセッサは、最大のデータ
・サイズより大きなデータ型の移動（例えば、多重プロ
セッサ・データ・ワードを含むキャッシュ・ラインのロ
ードおよびアンロード）を必要とする特別の条件のある
場合にのみ自動バースト転送を使用する。バースト転送
の使用がこのような特別のケースに限定されているた
め、プログラムに制御された（例えば、DMA、ブロック
移動、メモリ・ページの初期化、および分離した双対プ
ロセッサ（COPROCESSOR）に対する命令とデータの転
送）他の形式のデータの移動は、システム・バスを最大
限に利用することができず、システムの性能は低下す
る。
・サイズより大きなデータ型の移動（例えば、多重プロ
セッサ・データ・ワードを含むキャッシュ・ラインのロ
ードおよびアンロード）を必要とする特別の条件のある
場合にのみ自動バースト転送を使用する。バースト転送
の使用がこのような特別のケースに限定されているた
め、プログラムに制御された（例えば、DMA、ブロック
移動、メモリ・ページの初期化、および分離した双対プ
ロセッサ（COPROCESSOR）に対する命令とデータの転
送）他の形式のデータの移動は、システム・バスを最大
限に利用することができず、システムの性能は低下す
る。
したがって、本発明の目的は、プログラムに制御され
た状態でデータの「バースト」・モード転送をサポート
する「移動命令」を提供することである。
た状態でデータの「バースト」・モード転送をサポート
する「移動命令」を提供することである。
本発明の他の目的は、CPUの自然データ・タイプより
も量的にサイズの大きい量のデータのメモリからメモリ
への移動またはキャッシュからメモリへの移動を実行す
るため、プログラマがゆるく結合されたシステム・バス
制御装置における１組のワイド・レジスタを使用するこ
とを可能にする「移動」命令を提供することである。
も量的にサイズの大きい量のデータのメモリからメモリ
への移動またはキャッシュからメモリへの移動を実行す
るため、プログラマがゆるく結合されたシステム・バス
制御装置における１組のワイド・レジスタを使用するこ
とを可能にする「移動」命令を提供することである。
（課題を解決するための手段）
本発明の上記およびその他の目的を達成するために、
第１メモリ，第２メモリおよびデータ・プロセッサを有
するデータ処理システムによって構成され、上記のデー
タ・プロセッサは、複数の制御信号を与えると共に、複
数のオペランド・アドレスを与えるため複数の命令の各
々を実行する命令実行装置，システム通信バスおよびプ
ログラマが実行装置からのブロック読み取り要求に応答
して第１メモリ・ロケーションから第１オペランド・ア
ドレスに対応する所定のデータ入力のブロックを取り込
み、第１メモリ・ロケーションから受け取った上記の所
定のデータ入力のブロックをシステム通信バスを介して
第２メモリ・ロケーションに転送するバースト・モード
転送を開始することによって、命令実行装置からのブロ
ック書き込み要求に応答して第２オペランド・アドレス
に対応する第２メモリ・ロケーションに上記の所定のデ
ータ入力のブロックを転送することによって与えられる
複数の命令の内の特定の１つに応答するために、命令実
行装置とシステム通信バスに接続された第１論理部によ
って構成される。
第１メモリ，第２メモリおよびデータ・プロセッサを有
するデータ処理システムによって構成され、上記のデー
タ・プロセッサは、複数の制御信号を与えると共に、複
数のオペランド・アドレスを与えるため複数の命令の各
々を実行する命令実行装置，システム通信バスおよびプ
ログラマが実行装置からのブロック読み取り要求に応答
して第１メモリ・ロケーションから第１オペランド・ア
ドレスに対応する所定のデータ入力のブロックを取り込
み、第１メモリ・ロケーションから受け取った上記の所
定のデータ入力のブロックをシステム通信バスを介して
第２メモリ・ロケーションに転送するバースト・モード
転送を開始することによって、命令実行装置からのブロ
ック書き込み要求に応答して第２オペランド・アドレス
に対応する第２メモリ・ロケーションに上記の所定のデ
ータ入力のブロックを転送することによって与えられる
複数の命令の内の特定の１つに応答するために、命令実
行装置とシステム通信バスに接続された第１論理部によ
って構成される。
（実施例）
第１図は、本発明を実行するデータ処理システム10の
好適な実施例のブロック図であり、CPU12,データ・キャ
ッシュ制御装置14,データ・キャッシュ16,内部バス18,
バス・インターフェース制御装置20,バッファ22,システ
ム・バス24,メイン・メモリ26,DMA装置28,デイスク30お
よびアドレス・レジスタ32によって構成される。データ
処理システム10は、代表的な単一プロセッサ・システム
を示し、本発明をサポートするように設計されたシング
ル・キャッシュを利用する。好適な実施例の場合、内部
バス18はｎバイトの幅であり、ｎバイトとはCPU12（即
ち、４バイト）の最大の自然データ・タイプの幅であ
り、システム・バス24はｍバイトの幅であり、ｍバイト
とは、データ・キャッシュ16のシングル・ラインの幅
（即ち、16バイト）である。図示の形態において、CPU1
2は、所定の命令セットを実行するための従来の実行ユ
ニットを有する第１内部機能ユニットである。データ・
キャッシュ制御装置14は、バス・インターフェース制御
装置20とCPU12から制御信号を受取り、データ・キャッ
シュ16,CPU12およびバス・インターフェース制御装置20
の間でデータ転送を管理をする第２内部機能ユニットで
ある。データ・キャッシュ16は、データ・キャッシュ制
御装置14,バッファ22および内部バス18に接続された第
３機能ユニットである。データ・キャッシュ16は、キャ
ッシュを読み出し、書き込み、更新し、失効させ、およ
びフラッシュするのに必要な適当な論理を有している。
好適な実施例の場合、３つの内部機能ユニットは、最大
限に保持された性能を得るため、同時に動作する。
好適な実施例のブロック図であり、CPU12,データ・キャ
ッシュ制御装置14,データ・キャッシュ16,内部バス18,
バス・インターフェース制御装置20,バッファ22,システ
ム・バス24,メイン・メモリ26,DMA装置28,デイスク30お
よびアドレス・レジスタ32によって構成される。データ
処理システム10は、代表的な単一プロセッサ・システム
を示し、本発明をサポートするように設計されたシング
ル・キャッシュを利用する。好適な実施例の場合、内部
バス18はｎバイトの幅であり、ｎバイトとはCPU12（即
ち、４バイト）の最大の自然データ・タイプの幅であ
り、システム・バス24はｍバイトの幅であり、ｍバイト
とは、データ・キャッシュ16のシングル・ラインの幅
（即ち、16バイト）である。図示の形態において、CPU1
2は、所定の命令セットを実行するための従来の実行ユ
ニットを有する第１内部機能ユニットである。データ・
キャッシュ制御装置14は、バス・インターフェース制御
装置20とCPU12から制御信号を受取り、データ・キャッ
シュ16,CPU12およびバス・インターフェース制御装置20
の間でデータ転送を管理をする第２内部機能ユニットで
ある。データ・キャッシュ16は、データ・キャッシュ制
御装置14,バッファ22および内部バス18に接続された第
３機能ユニットである。データ・キャッシュ16は、キャ
ッシュを読み出し、書き込み、更新し、失効させ、およ
びフラッシュするのに必要な適当な論理を有している。
好適な実施例の場合、３つの内部機能ユニットは、最大
限に保持された性能を得るため、同時に動作する。
プログラマは、「移動」ブロック命令によってデータ
・キャッシュ16のライン・ネイチャー（line nature）
とシステム・バス24のバースト能力を利用することがで
きる。「移動」ブロック命令が発生すると、CPU12は、
データ・キャッシュ制御装置14に読み出しアドレスから
１ブロックのデータの読み出しを実行するように要求
し、これに続いて書き込みアドレスに同じデータの１ブ
ロックの書き込みが行われる。データ・キャッシュ制御
装置14は、CPU12からのブロック読み出し要求の受領に
応答して、読み出しアドレスからのデータをプッシュ・
バッファ22bに格納する。プッシュ・バッファ22bにロー
ドされるデータは、データ・キャッシュ16から得てもよ
いし、または読み出し（又は読み取り）バッファ22aを
介してシステム・バス24から得てもよい。後者の場合、
読み出しバッファ22aは、バス・インターフェース制御
装置20により実行されるバースト読み出しによりロード
される。データ・キャッシュ制御装置14は、ブロック書
き込み要求に応答してCPU12によって与えられる書き込
みアドレスと共に、プッシュ・バッファ22b内のデータ
をバス・インターフェース制御装置20に送る。バス・イ
ンターフェース制御装置20は、バースト書き込み転送を
使用して書き込みアドレスに対応するデータをメイン・
メモリ26に転送する。
・キャッシュ16のライン・ネイチャー（line nature）
とシステム・バス24のバースト能力を利用することがで
きる。「移動」ブロック命令が発生すると、CPU12は、
データ・キャッシュ制御装置14に読み出しアドレスから
１ブロックのデータの読み出しを実行するように要求
し、これに続いて書き込みアドレスに同じデータの１ブ
ロックの書き込みが行われる。データ・キャッシュ制御
装置14は、CPU12からのブロック読み出し要求の受領に
応答して、読み出しアドレスからのデータをプッシュ・
バッファ22bに格納する。プッシュ・バッファ22bにロー
ドされるデータは、データ・キャッシュ16から得てもよ
いし、または読み出し（又は読み取り）バッファ22aを
介してシステム・バス24から得てもよい。後者の場合、
読み出しバッファ22aは、バス・インターフェース制御
装置20により実行されるバースト読み出しによりロード
される。データ・キャッシュ制御装置14は、ブロック書
き込み要求に応答してCPU12によって与えられる書き込
みアドレスと共に、プッシュ・バッファ22b内のデータ
をバス・インターフェース制御装置20に送る。バス・イ
ンターフェース制御装置20は、バースト書き込み転送を
使用して書き込みアドレスに対応するデータをメイン・
メモリ26に転送する。
動作上、CPU12は次の方法でブロック「移動」命令を
実行する。CPU12は、ブロック読み出し要求をデータ制
御装置14に送り、同時に読み出しアドレスをアドレス・
レジスタ32に送る。好適な実施例の場合、データ・キャ
ッシュ16は物理的キャッシュであり、したがって、読み
出しアドレスが変換ルックアサイド・バッファ（TLB）3
4によって変換され、対応する物理的アドレスを発生す
る。TLB34は、オペランドアドレスの所定数の上位アド
レス・ビットを物理的アドレスに変換し、同時にこの物
理的アドレスをデータ・キャッシュ制御装置14とバス・
インターフェース制御装置20に転送する。データ・キャ
ッシュ16はまたTLB34によって発生された物理的アドレ
スを受取り、この物理的アドレスをデータ・キャッシュ
16に記憶された１組のタグ・アドレスと比較する。
実行する。CPU12は、ブロック読み出し要求をデータ制
御装置14に送り、同時に読み出しアドレスをアドレス・
レジスタ32に送る。好適な実施例の場合、データ・キャ
ッシュ16は物理的キャッシュであり、したがって、読み
出しアドレスが変換ルックアサイド・バッファ（TLB）3
4によって変換され、対応する物理的アドレスを発生す
る。TLB34は、オペランドアドレスの所定数の上位アド
レス・ビットを物理的アドレスに変換し、同時にこの物
理的アドレスをデータ・キャッシュ制御装置14とバス・
インターフェース制御装置20に転送する。データ・キャ
ッシュ16はまたTLB34によって発生された物理的アドレ
スを受取り、この物理的アドレスをデータ・キャッシュ
16に記憶された１組のタグ・アドレスと比較する。
比較の結果アドレスがマッチする場合、キャッシュの
ヒットが発生し、データ・キャッシュ16はHIT信号をデ
ータ・キャッシュ制御装置14に送る。もしデータ・キャ
ッシュ16に対する入力が読み出しアドレスとマッチしな
かったなら、キャッシュ「ミス」が発生し、データ・キ
ャッシュ16はMISS信号（HIT信号の補数）をデータ・キ
ャッシュ制御装置14に送る。データ・キャッシュ制御装
置14がHIT信号またはMISS信号を受信すると、４つの事
象の内１つが発生する。事象１は、MISS信号を受信した
場合に発生する。事象２は、HIT信号を受信し、読み出
しアドレスがキャッシュ・可能で、データをデータ・キ
ャッシュ16から読み出してもよいことを示す場合に、発
生する。事象３は、HIT信号を受信し、キャッシュのそ
のアドレスに対する読み書きが禁止されており（キャッ
シュ不能）、メイン・メモリ26と一致した場合に発生す
る（VALID）。事象４は、HIT信号を受信し、キャッシュ
のそのアドレスに対する読み書きが禁止されており（キ
ャッシュ不能）、読み出しアドレスと対応するキャッシ
ュ・データがメイン・メモリ26と一致しない場合に発生
する（DIRTY）。
ヒットが発生し、データ・キャッシュ16はHIT信号をデ
ータ・キャッシュ制御装置14に送る。もしデータ・キャ
ッシュ16に対する入力が読み出しアドレスとマッチしな
かったなら、キャッシュ「ミス」が発生し、データ・キ
ャッシュ16はMISS信号（HIT信号の補数）をデータ・キ
ャッシュ制御装置14に送る。データ・キャッシュ制御装
置14がHIT信号またはMISS信号を受信すると、４つの事
象の内１つが発生する。事象１は、MISS信号を受信した
場合に発生する。事象２は、HIT信号を受信し、読み出
しアドレスがキャッシュ・可能で、データをデータ・キ
ャッシュ16から読み出してもよいことを示す場合に、発
生する。事象３は、HIT信号を受信し、キャッシュのそ
のアドレスに対する読み書きが禁止されており（キャッ
シュ不能）、メイン・メモリ26と一致した場合に発生す
る（VALID）。事象４は、HIT信号を受信し、キャッシュ
のそのアドレスに対する読み書きが禁止されており（キ
ャッシュ不能）、読み出しアドレスと対応するキャッシ
ュ・データがメイン・メモリ26と一致しない場合に発生
する（DIRTY）。
第2A図および第2B図は、本発明の好適な実施例による
ブロック「移動」命令を実行するするためのフロー図で
ある。括弧内の数字は、上に示した４つの事象の各々に
対応する。事象１は、データ・キャッシュ16がMISS信号
をデータ・キャッシュ制御装置14に送信した場合に発生
する。MISS信号の受信に応答して、データ・キャッシュ
制御装置14は「バス・アクセス要求」（BAR）信号をバ
ス・インターフェース制御装置20に送信し、これによっ
てブロックの読み出しを要求する。このブロック読み出
し要求はTLB34によってバス・インターフェース制御装
置20に送信された読み出しアドレスに対応する。BAR信
号に応答して、バス・インターフェース制御装置20は読
み出しアドレスをシステム・バス24に転送し、メモリ制
御（CONTROL）信号を使用してバーストによる読み出し
転送を指示する。読み出しアドレス及びバースト読み出
し制御信号を受信するとメイン・メモリ26は、データ・
バス幅に対応する要求されたデータの所定のデータ部分
をシステム・バス24に転送する。バス・インターフェー
ス制御装置20はシステム・バス24を介して、各データ部
分を受信しこのデータを読み出しバッファ22aに転送す
る。バス・インターフェース制御装置20は、データ・キ
ャッシュ制御装置14に送られたステータス（STATUS）信
号によってバーストによる転送の終了を指示する。デー
タ・キャッシュ制御装置14は、次に転送制御（TRANSFER
CONTROL）信号によって読み出しバッファ22aからプッ
シュ・バッファ22bへデータを転送する。
ブロック「移動」命令を実行するするためのフロー図で
ある。括弧内の数字は、上に示した４つの事象の各々に
対応する。事象１は、データ・キャッシュ16がMISS信号
をデータ・キャッシュ制御装置14に送信した場合に発生
する。MISS信号の受信に応答して、データ・キャッシュ
制御装置14は「バス・アクセス要求」（BAR）信号をバ
ス・インターフェース制御装置20に送信し、これによっ
てブロックの読み出しを要求する。このブロック読み出
し要求はTLB34によってバス・インターフェース制御装
置20に送信された読み出しアドレスに対応する。BAR信
号に応答して、バス・インターフェース制御装置20は読
み出しアドレスをシステム・バス24に転送し、メモリ制
御（CONTROL）信号を使用してバーストによる読み出し
転送を指示する。読み出しアドレス及びバースト読み出
し制御信号を受信するとメイン・メモリ26は、データ・
バス幅に対応する要求されたデータの所定のデータ部分
をシステム・バス24に転送する。バス・インターフェー
ス制御装置20はシステム・バス24を介して、各データ部
分を受信しこのデータを読み出しバッファ22aに転送す
る。バス・インターフェース制御装置20は、データ・キ
ャッシュ制御装置14に送られたステータス（STATUS）信
号によってバーストによる転送の終了を指示する。デー
タ・キャッシュ制御装置14は、次に転送制御（TRANSFER
CONTROL）信号によって読み出しバッファ22aからプッ
シュ・バッファ22bへデータを転送する。
事象２は、データ・キャッシュ16がHIT信号をデータ
・キャッシュ制御装置14に送信し、読み出しアドレスが
キャッシュ可能であると考えられた場合に発生する。デ
ータ・キャッシュ制御装置14はデータ・キャッシュ16か
らの全データ・ブロックを読み、キャッシュ制御（CACH
E CONTROL）信号によって、そのデータをプッシュ・バ
ッファ22bに転送する。
・キャッシュ制御装置14に送信し、読み出しアドレスが
キャッシュ可能であると考えられた場合に発生する。デ
ータ・キャッシュ制御装置14はデータ・キャッシュ16か
らの全データ・ブロックを読み、キャッシュ制御（CACH
E CONTROL）信号によって、そのデータをプッシュ・バ
ッファ22bに転送する。
事象３はデータ・キャッシュ16がHIT信号をデータ・
キャッシュ制御装置14に送信し、読み出しアドレスがキ
ャッシュ不能であり、データ・キャッシュ16のデータが
メイン・メモリと一致する場合に発生する（例えばVALI
D）。データ・キャッシュ制御装置14は、制御信号によ
ってキャッシュの入力を無効にし、事象１で説明したよ
うにメイン・メモリ26からデータブロックを取出すプロ
セスに進む。
キャッシュ制御装置14に送信し、読み出しアドレスがキ
ャッシュ不能であり、データ・キャッシュ16のデータが
メイン・メモリと一致する場合に発生する（例えばVALI
D）。データ・キャッシュ制御装置14は、制御信号によ
ってキャッシュの入力を無効にし、事象１で説明したよ
うにメイン・メモリ26からデータブロックを取出すプロ
セスに進む。
事象４は、HIT信号がデータ・キャッシュ制御装置14
によってデータ・キャッシュ16から受信され、読み出し
アドレスがキャッシュ可能ではなく、読み出しアドレス
に対応するデータ・キャッシュ16内のデータがメイン・
メモリ26と一致しない場合に発生する（例えば、DIRT
Y）。データ・キャッシュ制御装置14は、データ・キャ
ッシュ16に対する入力を無効にし、データ・キャッシュ
16からデータのキャッシュ・ブロック全体を読み出しこ
のデータをCACHE CONTROL信号によってプッシュ・バッ
ファ22bに転送する。データ・キャッシュ制御装置14
は、ブロック書き込み（プッシュ）要求をバス・インタ
ーフェース制御装置20に送りダーティ・データが今プッ
シュ・バッファ22bに記憶されていることを示す。この
プッシュ要求を受け取るとバス・インターフェース制御
装置20は、プッシュ制御（PUSH CONTROL）信号をプッシ
ュ・バッファ22bに送信し、これによってプッシュ・バ
ッファ22bに記憶されているダーティ・データをバス・
インターフェース制御装置20内の内部レジスタ（図示せ
ず）に転送する。ダーティ・データはメイン・メモリ26
に書き戻される。バス・インターフェース制御装置20
は、STATUS信号をデータ・キャッシュ制御装置14に送信
し、これによって、プッシュ要求の受信を示す。バス・
インターフェース制御装置20からSTATUS信号を受信する
と、データ・キャッシュ制御装置14は、読み出しサイク
ルを再び開始し、事象１が発生する。
によってデータ・キャッシュ16から受信され、読み出し
アドレスがキャッシュ可能ではなく、読み出しアドレス
に対応するデータ・キャッシュ16内のデータがメイン・
メモリ26と一致しない場合に発生する（例えば、DIRT
Y）。データ・キャッシュ制御装置14は、データ・キャ
ッシュ16に対する入力を無効にし、データ・キャッシュ
16からデータのキャッシュ・ブロック全体を読み出しこ
のデータをCACHE CONTROL信号によってプッシュ・バッ
ファ22bに転送する。データ・キャッシュ制御装置14
は、ブロック書き込み（プッシュ）要求をバス・インタ
ーフェース制御装置20に送りダーティ・データが今プッ
シュ・バッファ22bに記憶されていることを示す。この
プッシュ要求を受け取るとバス・インターフェース制御
装置20は、プッシュ制御（PUSH CONTROL）信号をプッシ
ュ・バッファ22bに送信し、これによってプッシュ・バ
ッファ22bに記憶されているダーティ・データをバス・
インターフェース制御装置20内の内部レジスタ（図示せ
ず）に転送する。ダーティ・データはメイン・メモリ26
に書き戻される。バス・インターフェース制御装置20
は、STATUS信号をデータ・キャッシュ制御装置14に送信
し、これによって、プッシュ要求の受信を示す。バス・
インターフェース制御装置20からSTATUS信号を受信する
と、データ・キャッシュ制御装置14は、読み出しサイク
ルを再び開始し、事象１が発生する。
いずれの事象がCPU12からのブロック読み出し要求に
基づいて発生したとしても、一度プッシュ・バッファ22
bに読み出しデータがロードされると、データ・キャッ
シュ制御装置14はCPU12からブロック書き込み要求を受
け取る準備をする。ブロック書き込み要求と書き込みア
ドレスを受け取ると、データ・キャッシュ制御装置14
は、書き込みアドレス（できればTLB34によって変換さ
れた）をバス・インターフェース制御装置20とデータ・
キャッシュ16に同時に送信する。データ・キャッシュ16
は書き込みアドレスをデータ・キャッシュ16に記憶され
ているタグ・アドレスと比較する。比較の結果アドレス
がマッチしている場合、キャッシュ「ヒット」が発生
し、データ・キャッシュ16にマッチしているキャッシュ
の入力を無効にさせると共にHIT信号をデータ・キャッ
シュ制御装置14に送信させる。もしキャッシュに対する
入力が書き込みアドレスとマッチしなければ、キャッシ
ュ「ミス」が発生し、データ・キャッシュ16にMISS信号
をデータ・キャッシュ制御装置14に送信させる。無効に
する必要のあるマッチしたキャッシュに対する入力が存
在しないから、データ・キャッシュ16は、これ以上の動
作を行わない。
基づいて発生したとしても、一度プッシュ・バッファ22
bに読み出しデータがロードされると、データ・キャッ
シュ制御装置14はCPU12からブロック書き込み要求を受
け取る準備をする。ブロック書き込み要求と書き込みア
ドレスを受け取ると、データ・キャッシュ制御装置14
は、書き込みアドレス（できればTLB34によって変換さ
れた）をバス・インターフェース制御装置20とデータ・
キャッシュ16に同時に送信する。データ・キャッシュ16
は書き込みアドレスをデータ・キャッシュ16に記憶され
ているタグ・アドレスと比較する。比較の結果アドレス
がマッチしている場合、キャッシュ「ヒット」が発生
し、データ・キャッシュ16にマッチしているキャッシュ
の入力を無効にさせると共にHIT信号をデータ・キャッ
シュ制御装置14に送信させる。もしキャッシュに対する
入力が書き込みアドレスとマッチしなければ、キャッシ
ュ「ミス」が発生し、データ・キャッシュ16にMISS信号
をデータ・キャッシュ制御装置14に送信させる。無効に
する必要のあるマッチしたキャッシュに対する入力が存
在しないから、データ・キャッシュ16は、これ以上の動
作を行わない。
いずれの場合（キャッシュが「ヒット」であろうと
「ミス」であろうと）でも、データ・キャッシュ制御装
置14は、BAR信号をバス・インターフェース制御装置20
に送信し、これによって、ブロックの書き込みを要求す
る。ブロックの書き込み要求を受け取ると、バス・イン
ターフェース制御装置20は、書き込みのバーストによる
転送のためブロック書き込み制御信号と共に書き込みア
ドレスをシステム・バス24に転送する。さらに、バス・
インターフェース制御装置20は、PUSH CONTOROL信号を
プッシュ・バッファ22bに送信しこれによってプッシュ
・バッファ22bからのデータをシステム・バス24の最大
バス幅に対応する所定の部分に転送する（バス・インタ
ーフェース制御装置20を介して）。データ転送速度は、
メイン・メモリ26によるデータの各部分の受信速度によ
って制御される。メイン・メモリ26は、状態信号によっ
てこれが各部分のデータを受信したことを示し、したが
って、この転送はプッシュ・バッファ22b全体がメイン
・メモリ26に転送され、バーストによる転送が完了する
まで継続する。バス・インターフェース制御装置20は、
データ・キャッシュ制御装置14にSTATUS信号によってメ
イン・メモリに対するデータの転送が完了したことを通
知する。ブロック「移動」命令はここで完了し、データ
・キャッシュ制御装置14はCPU12から新しい要求を受け
取る態勢にある。
「ミス」であろうと）でも、データ・キャッシュ制御装
置14は、BAR信号をバス・インターフェース制御装置20
に送信し、これによって、ブロックの書き込みを要求す
る。ブロックの書き込み要求を受け取ると、バス・イン
ターフェース制御装置20は、書き込みのバーストによる
転送のためブロック書き込み制御信号と共に書き込みア
ドレスをシステム・バス24に転送する。さらに、バス・
インターフェース制御装置20は、PUSH CONTOROL信号を
プッシュ・バッファ22bに送信しこれによってプッシュ
・バッファ22bからのデータをシステム・バス24の最大
バス幅に対応する所定の部分に転送する（バス・インタ
ーフェース制御装置20を介して）。データ転送速度は、
メイン・メモリ26によるデータの各部分の受信速度によ
って制御される。メイン・メモリ26は、状態信号によっ
てこれが各部分のデータを受信したことを示し、したが
って、この転送はプッシュ・バッファ22b全体がメイン
・メモリ26に転送され、バーストによる転送が完了する
まで継続する。バス・インターフェース制御装置20は、
データ・キャッシュ制御装置14にSTATUS信号によってメ
イン・メモリに対するデータの転送が完了したことを通
知する。ブロック「移動」命令はここで完了し、データ
・キャッシュ制御装置14はCPU12から新しい要求を受け
取る態勢にある。
本発明は、好適な実施例について説明したが、開示し
た発明は多くの方法で変更することが可能であり、した
がって上で特に提起し説明した実施例以外の多くの実施
例をとることのできることが当業者にとって明らかであ
る。例えば、データ・キャッシュ16は論理キャッシュで
もよく、この場合TLB34によって行われるアドレスの変
換はもはや必要ではない。したがって、データ・キャッ
シュ16が論理キャッシュである場合、アドレス・レジス
タ32は読み出しアドレスを直接データキャッシュ制御装
置14とバス・インターフェース制御装置16に加える。
「ブロック移動」命令は、直接メモリ・アクセス・デバ
イス（DMA）28または分離した双対プロセッサに対する
バーストによるデータの書き込みをサポートするために
使用することもできる。転送されるブロックのサイズ
は、キャッシュのライン・サイズとバス・プロトコール
にしたがって変更することもできる。さらに、ブロック
・サイズの変更は命令自身の内部で符号化されてもよ
い。「ブロック移動」命令は、多重レジスタのデータの
内容のバーストによる書き込みをサポートするために利
用してもよい。このことは、CPU12内のレジスタを読み
出しデータのソースとして指定し、これらのレジスタを
内部バス18を介してプッシュ・バッファ22bへ転送し、
これによって多重レジスタ移動命令を実行することによ
って達成することができる。
た発明は多くの方法で変更することが可能であり、した
がって上で特に提起し説明した実施例以外の多くの実施
例をとることのできることが当業者にとって明らかであ
る。例えば、データ・キャッシュ16は論理キャッシュで
もよく、この場合TLB34によって行われるアドレスの変
換はもはや必要ではない。したがって、データ・キャッ
シュ16が論理キャッシュである場合、アドレス・レジス
タ32は読み出しアドレスを直接データキャッシュ制御装
置14とバス・インターフェース制御装置16に加える。
「ブロック移動」命令は、直接メモリ・アクセス・デバ
イス（DMA）28または分離した双対プロセッサに対する
バーストによるデータの書き込みをサポートするために
使用することもできる。転送されるブロックのサイズ
は、キャッシュのライン・サイズとバス・プロトコール
にしたがって変更することもできる。さらに、ブロック
・サイズの変更は命令自身の内部で符号化されてもよ
い。「ブロック移動」命令は、多重レジスタのデータの
内容のバーストによる書き込みをサポートするために利
用してもよい。このことは、CPU12内のレジスタを読み
出しデータのソースとして指定し、これらのレジスタを
内部バス18を介してプッシュ・バッファ22bへ転送し、
これによって多重レジスタ移動命令を実行することによ
って達成することができる。
第１図は、本発明を実施するための集積回路化されたデ
ータ処理システムを示すブロック図である。 第2A図と第2B図は、本発明の好適な実施例によるブロッ
ク「移動」命令を実行するためのフロー図である。 12……CPU、 14……データ・キャッシュ制御装置、 16……データ・キャッシュ、 18……インターナル・バス、 20……バス・インターフェース制御装置、 22……バッファ、 22a……読み取りバッファ、 22b……プッシュ・バッファ 24……システム・バス、 26……メモリ、 28……DMA、 30……ディスク、 32……アドレス・レジスタ、 34……TLB
ータ処理システムを示すブロック図である。 第2A図と第2B図は、本発明の好適な実施例によるブロッ
ク「移動」命令を実行するためのフロー図である。 12……CPU、 14……データ・キャッシュ制御装置、 16……データ・キャッシュ、 18……インターナル・バス、 20……バス・インターフェース制御装置、 22……バッファ、 22a……読み取りバッファ、 22b……プッシュ・バッファ 24……システム・バス、 26……メモリ、 28……DMA、 30……ディスク、 32……アドレス・レジスタ、 34……TLB
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ラルフ・マックギャリティー
アメリカ合衆国テキサス州オースチン、
キャンディー・ドライブ3813
(72)発明者 ラッセル・レイニンガー
アメリカ合衆国テキサス州オースチン、
トゥリー・フェルン6806
(72)発明者 ウィリアム・ビー・レッドベター，ジュ
ニア
アメリカ合衆国テイサス州オースチン、
ノール・パーク・ドライブ 11802
(72)発明者 ヴァン・ビー・シャハン
アメリカ合衆国テキサス州オースチン、
サークルビュードライブ 10038
(56)参考文献 特開 昭63−186358（ＪＰ，Ａ)
特開 昭63−155342（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/08,12/00,13/36
Claims (2)
- 【請求項１】ｍバイトがメモリの単一のライン幅である
当該ｍバイト幅のシステム通信バスに結合された前記メ
モリとキャッシュとを有するデータ処理システム（10）
においてデータ・エントリの所定のブロックに対してブ
ロック移動命令を実行するデータ処理装置であって、 前記メモリ及び前記キャッシュに結合され、複数の命令
のそれぞれを実行し、複数の制御信号を与え、且つ複数
のオペランド・アドレスを与える命令実行手段（12）
と、 前記メモリ、前記キャッシュ及び前記命令実行手段に結
合されたｎバイト幅の内部通信バス（18）であって、当
該ｎバイトが前記命令実行手段の最大の自然データ・タ
イプの幅であり、ｎはｍより小さい整数である、前記内
部通信バス（18）と、 前記システム通信バスに結合されたバス・インターフェ
ース制御手段（20）と、 前記バス・インターフェース制御手段及び前記キャッシ
ュに結合された記憶手段（22）と、 前記命令実行手段、前記バス・インターフェース制御手
段（20）、前記キャッシュ及び前記記憶手段（22）に結
合されたメモリ制御手段（14）と、を備え、 前記メモリ制御手段（14）は、キャッシュからの読取ブ
ロック要求を前記命令実行手段より受け取って前記キャ
ッシュの読取アドレスからデータ・エントリの所定のブ
ロックを前記記憶手段に転送し、メモリからの読取ブロ
ック要求を前記命令実行手段より受け取って前記メモリ
の読取アドレスを前記バス・インターフェース制御手段
に転送し、前記命令実行手段から書込ブロック要求を受
け取って前記メモリの書込アドレスを前記バス・インタ
ーフェース制御手段に転送し、 前記バス・インターフェース制御手段（20）は、前記命
令実行手段により与えられるメモリからの読取ブロック
要求に応答して前記の転送されたメモリの読取アドレス
からデータ・エントリの所定のブロックを取出して前記
記憶手段に転送し、前記命令実行手段により与えられる
書込ブロック要求に応答して第１制御信号を前記記憶手
段に与え、 前記記憶手段（22）は、前記の転送されたデータ・エン
トリの所定のブロックを一時的に格納し、前記第１制御
信号に応答して前記の格納されたデータ・エントリの所
定のブロックを前記バス・インターフェース制御手段に
転送し、 前記バス・インターフェース制御手段（20）は、前記書
込ブロック要求に応答して前記システム通信バスを介し
て、前記記憶手段から前記メモリの書込アドレスへの前
記の転送されたデータ・エントリの所定のブロックのバ
ースト書込転送を開始させる、データ処理装置。 - 【請求項２】ｍバイト幅のシステム通信バス（24）を介
してメモリ又はキャッシュの第１メモリ・ロケーション
（16又は26）から前記メモリの第２メモリ・ロケーショ
ン（26）にｍバイト幅のデータ・エントリを転送するこ
とにより、プログラマから受け取ったブロック移動命令
を実行するデータ処理装置（10）において、 前記ブロック移動命令を含む複数の命令のそれぞれを実
行し、且つ前記命令を実行するため要求された複数の制
御信号及び複数のオペランド・アドレスを与える命令実
行手段（12）であって、前記プログラマの管理の下で前
記ブロック移動命令を実行する命令実行手段（12）を備
え、 前記ｍは整数であり、当該ｍバイト幅のデータ・エント
リが前記命令実行手段の最大の自然データ・タイプのも
のより大きく、 前記システム通信バスに結合されたバス・インターフェ
ース制御手段（20）と、 前記バス・インターフェース制御手段及び前記キャッシ
ュに結合された記憶手段（22）と、 前記命令実行手段、前記バス・インターフェース制御手
段（20）、前記キャッシュ及び前記記憶手段（22）に結
合されたメモリ制御手段（14）と、を更に備え、 前記メモリ制御手段（14）は、キャッシュからの読取ブ
ロック要求を前記命令実行手段より受け取って前記キャ
ッシュの第１メモリ・ロケーションを備える読取アドレ
スから受け取ったｍバイト幅のデータ・エントリを前記
記憶手段に転送し、メモリからの読取ブロック要求を前
記命令実行手段より受け取って前記メモリの第１メモリ
・ロケーションを備える読取アドレスを前記バス・イン
ターフェース制御手段に転送し、書込ブロック要求を前
記命令実行手段から受け取ってメモリの第２メモリ・ロ
ケーションを備える書込アドレスを前記バス・インター
フェース制御手段に転送し、 前記バス・インターフェース制御手段（20）は、前記命
令実行手段により与えられるメモリからの読取ブロック
要求に応答して前記メモリの第１メモリ・ロケーション
を備える読取アドレスからｍバイト幅のデータ・エント
リを取出して前記記憶手段に転送し、前記命令実行手段
により与えられる書込ブロック要求に応答して第１制御
信号を前記記憶手段に与え、 前記記憶手段（22）は、前記の転送されたｍバイト幅の
データ・エントリを一時的に格納し、前記第１制御信号
に応答して前記の格納されたｍバイト幅のデータ・エン
トリを前記バス・インターフェース制御手段に転送し、 前記バス・インターフェース制御手段（20）は、前記書
込ブロック要求に応答して、前記システム通信バスを介
して、前記メモリの第２のメモリ・ロケーションを備え
る書込アドレスへの前記ｍバイト幅のデータ・エントリ
のバースト書込転送を開始させ、 前記メモリ制御手段（14）は、前記バス・インターフェ
ース制御手段に対して、前記システム通信バスを介した
前記記憶手段から前記書込アドレスへの前記ｍバイト幅
のデータ・エントリのバースト書込転送を開始すること
を要求する、データ処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US371,343 | 1989-06-26 | ||
| US07/371,343 US5185694A (en) | 1989-06-26 | 1989-06-26 | Data processing system utilizes block move instruction for burst transferring blocks of data entries where width of data blocks varies |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0337744A JPH0337744A (ja) | 1991-02-19 |
| JP3431626B2 true JP3431626B2 (ja) | 2003-07-28 |
Family
ID=23463581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16587490A Expired - Lifetime JP3431626B2 (ja) | 1989-06-26 | 1990-06-26 | データ処理装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5185694A (ja) |
| EP (1) | EP0405882B1 (ja) |
| JP (1) | JP3431626B2 (ja) |
| KR (1) | KR0154533B1 (ja) |
| DE (1) | DE69031367T2 (ja) |
| HK (1) | HK1002438A1 (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336180B1 (en) | 1997-04-30 | 2002-01-01 | Canon Kabushiki Kaisha | Method, apparatus and system for managing virtual memory with virtual-physical mapping |
| US5255378A (en) * | 1989-04-05 | 1993-10-19 | Intel Corporation | Method of transferring burst data in a microprocessor |
| CA2131627A1 (en) * | 1992-03-09 | 1993-09-16 | Yu-Ping Cheng | High-performance non-volatile ram protected write cache accelerator system |
| US5953513A (en) * | 1992-07-09 | 1999-09-14 | Hitachi, Ltd. | Recording and reproducing device for recording and reproducing information from different kinds of storage media having different sector formats |
| CA2135681C (en) * | 1993-12-30 | 2000-01-18 | Srinivas V. Makam | System and method for directly accessing long-term memory devices |
| JP3529429B2 (ja) * | 1994-06-10 | 2004-05-24 | 富士通株式会社 | データ送信装置、データ受信装置、データ伝送装置及びデータ伝送方法 |
| DE69629331T2 (de) * | 1995-06-02 | 2004-02-12 | Sun Microsystems, Inc., Mountain View | System und Verfahren zur Bereitstellung einer flexiblen Speicherhierarchie |
| JP3513291B2 (ja) * | 1995-12-14 | 2004-03-31 | 富士通株式会社 | データ転送装置 |
| US5911151A (en) * | 1996-04-10 | 1999-06-08 | Motorola, Inc. | Optimizing block-sized operand movement utilizing standard instructions |
| US5835972A (en) * | 1996-05-28 | 1998-11-10 | Advanced Micro Devices, Inc. | Method and apparatus for optimization of data writes |
| US5774135A (en) * | 1996-11-05 | 1998-06-30 | Vlsi, Technology, Inc. | Non-contiguous memory location addressing scheme |
| US5933855A (en) * | 1997-03-21 | 1999-08-03 | Rubinstein; Richard | Shared, reconfigurable memory architectures for digital signal processing |
| AUPO648397A0 (en) | 1997-04-30 | 1997-05-22 | Canon Information Systems Research Australia Pty Ltd | Improvements in multiprocessor architecture operation |
| US6707463B1 (en) | 1997-04-30 | 2004-03-16 | Canon Kabushiki Kaisha | Data normalization technique |
| US6414687B1 (en) | 1997-04-30 | 2002-07-02 | Canon Kabushiki Kaisha | Register setting-micro programming system |
| AUPO647997A0 (en) * | 1997-04-30 | 1997-05-22 | Canon Information Systems Research Australia Pty Ltd | Memory controller architecture |
| US6289138B1 (en) | 1997-04-30 | 2001-09-11 | Canon Kabushiki Kaisha | General image processor |
| US6061749A (en) * | 1997-04-30 | 2000-05-09 | Canon Kabushiki Kaisha | Transformation of a first dataword received from a FIFO into an input register and subsequent dataword from the FIFO into a normalized output dataword |
| US6246396B1 (en) | 1997-04-30 | 2001-06-12 | Canon Kabushiki Kaisha | Cached color conversion method and apparatus |
| US6006303A (en) * | 1997-08-28 | 1999-12-21 | Oki Electric Industry Co., Inc. | Priority encoding and decoding for memory architecture |
| US6108723A (en) * | 1998-07-20 | 2000-08-22 | Hewlett-Packard Company | System for implementing hardware automated control of burst mode data transfer over a communication link between devices operating in a block mode |
| US6449711B1 (en) | 1999-02-04 | 2002-09-10 | Sun Microsystems, Inc. | Method, apparatus, and article of manufacture for developing and executing data flow programs |
| JP2001035153A (ja) * | 1999-07-23 | 2001-02-09 | Fujitsu Ltd | 半導体記憶装置 |
| US6665749B1 (en) * | 1999-08-17 | 2003-12-16 | Nec Electronics, Inc. | Bus protocol for efficiently transferring vector data |
| DE19948100A1 (de) * | 1999-10-06 | 2001-04-12 | Infineon Technologies Ag | Prozessorsystem |
| US6751675B1 (en) | 1999-11-15 | 2004-06-15 | Sun Microsystems, Inc. | Moving set packet processor suitable for resource-constrained devices |
| US7343451B2 (en) * | 2003-12-25 | 2008-03-11 | Hitachi, Ltd. | Disk array device and remote copying control method for disk array device |
| JP2005190057A (ja) * | 2003-12-25 | 2005-07-14 | Hitachi Ltd | ディスクアレイ装置及びディスクアレイ装置のリモートコピー制御方法 |
| US8037474B2 (en) * | 2005-09-27 | 2011-10-11 | Sony Computer Entertainment Inc. | Task manager with stored task definition having pointer to a memory address containing required code data related to the task for execution |
| US7522168B2 (en) * | 2005-09-27 | 2009-04-21 | Sony Computer Entertainment Inc. | Cell processor task and data management |
| US7506123B1 (en) * | 2005-09-27 | 2009-03-17 | Sony Computer Entertainment Inc. | Method and system for performing memory copy function on a cell processor |
| US7734827B2 (en) * | 2005-09-27 | 2010-06-08 | Sony Computer Entertainment, Inc. | Operation of cell processors |
| US8141076B2 (en) * | 2005-09-27 | 2012-03-20 | Sony Computer Entertainment Inc. | Cell processor methods and apparatus |
| US7975269B2 (en) * | 2005-09-27 | 2011-07-05 | Sony Computer Entertainment Inc. | Parallel processor methods and apparatus |
| US8316220B2 (en) * | 2005-09-27 | 2012-11-20 | Sony Computer Entertainment Inc. | Operating processors over a network |
| US8085275B1 (en) * | 2005-12-20 | 2011-12-27 | Nvidia Corporation | System and method for low-overhead push buffer jumps |
| US8595747B2 (en) * | 2005-12-29 | 2013-11-26 | Sony Computer Entertainment Inc. | Efficient task scheduling by assigning fixed registers to scheduler |
| US8621154B1 (en) | 2008-04-18 | 2013-12-31 | Netapp, Inc. | Flow based reply cache |
| US8161236B1 (en) | 2008-04-23 | 2012-04-17 | Netapp, Inc. | Persistent reply cache integrated with file system |
| US8543796B2 (en) * | 2008-11-05 | 2013-09-24 | Intel Corporation | Optimizing performance of instructions based on sequence detection or information associated with the instructions |
| US9218183B2 (en) * | 2009-01-30 | 2015-12-22 | Arm Finance Overseas Limited | System and method for improving memory transfer |
| US8171227B1 (en) | 2009-03-11 | 2012-05-01 | Netapp, Inc. | System and method for managing a flow based reply cache |
| US10210114B2 (en) | 2014-08-01 | 2019-02-19 | Universiti Teknologi Malaysia | Interrupt-driven I/O arbiter for a microcomputer system |
| DE102014111302B4 (de) * | 2014-08-07 | 2023-09-14 | Mikro Pahlawan | Unterbrechungsgesteuerter Ein-/Ausgabe-Arbiter für ein Mikrocomputersystem |
| US9575913B1 (en) * | 2015-12-07 | 2017-02-21 | International Business Machines Corporation | Techniques for addressing topology specific replicated bus units |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621240A (en) * | 1979-07-27 | 1981-02-27 | Hitachi Ltd | Information processor |
| US4533995A (en) * | 1981-08-03 | 1985-08-06 | International Business Machines Corporation | Method and system for handling sequential data in a hierarchical store |
| US4564899A (en) * | 1982-09-28 | 1986-01-14 | Elxsi | I/O Channel bus |
| US4933835A (en) * | 1985-02-22 | 1990-06-12 | Intergraph Corporation | Apparatus for maintaining consistency of a cache memory with a primary memory |
| US4958351A (en) * | 1986-02-03 | 1990-09-18 | Unisys Corp. | High capacity multiple-disk storage method and apparatus having unusually high fault tolerance level and high bandpass |
| US4811208A (en) * | 1986-05-16 | 1989-03-07 | Intel Corporation | Stack frame cache on a microprocessor chip |
| US4802085A (en) * | 1987-01-22 | 1989-01-31 | National Semiconductor Corporation | Apparatus and method for detecting and handling memory-mapped I/O by a pipelined microprocessor |
| US4910656A (en) * | 1987-09-21 | 1990-03-20 | Motorola, Inc. | Bus master having selective burst initiation |
| US4912631A (en) * | 1987-12-16 | 1990-03-27 | Intel Corporation | Burst mode cache with wrap-around fill |
| US4926323A (en) * | 1988-03-03 | 1990-05-15 | Advanced Micro Devices, Inc. | Streamlined instruction processor |
| EP0375883A3 (en) * | 1988-12-30 | 1991-05-29 | International Business Machines Corporation | Cache storage system |
-
1989
- 1989-06-26 US US07/371,343 patent/US5185694A/en not_active Expired - Lifetime
-
1990
- 1990-06-22 KR KR1019900009248A patent/KR0154533B1/ko not_active IP Right Cessation
- 1990-06-25 EP EP90306918A patent/EP0405882B1/en not_active Expired - Lifetime
- 1990-06-25 DE DE69031367T patent/DE69031367T2/de not_active Expired - Lifetime
- 1990-06-26 JP JP16587490A patent/JP3431626B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-23 HK HK98101378A patent/HK1002438A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0154533B1 (ko) | 1998-11-16 |
| KR910001555A (ko) | 1991-01-31 |
| JPH0337744A (ja) | 1991-02-19 |
| EP0405882A3 (en) | 1993-04-21 |
| EP0405882B1 (en) | 1997-09-03 |
| HK1002438A1 (en) | 1998-08-21 |
| DE69031367D1 (de) | 1997-10-09 |
| US5185694A (en) | 1993-02-09 |
| EP0405882A2 (en) | 1991-01-02 |
| DE69031367T2 (de) | 1998-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3431626B2 (ja) | データ処理装置 | |
| JP3285644B2 (ja) | キャッシュメモリを有するデータプロセッサ | |
| JP3067112B2 (ja) | 遅延プッシュをコピー・バック・データ・キャッシュに再ロードする方法 | |
| JP3016575B2 (ja) | 複数キャッシュ・メモリ・アクセス方法 | |
| JP3218317B2 (ja) | 集積キャッシュユニットおよびその構成方法 | |
| CA1322058C (en) | Multi-processor computer systems having shared memory and private cache memories | |
| JP3158161B2 (ja) | 集積キャッシュユニットおよび集積キャッシュユニットにおいてインターロック変数をキャッシュする方法 | |
| JP2881309B2 (ja) | 集積回路、コンピュータシステム、および集積回路内のキャッシュにおけるキャッシュブロックステータスを更新する方法 | |
| US5745732A (en) | Computer system including system controller with a write buffer and plural read buffers for decoupled busses | |
| US5787486A (en) | Bus protocol for locked cycle cache hit | |
| US5893921A (en) | Method for maintaining memory coherency in a computer system having a cache utilizing snoop address injection during a read transaction by a dual memory bus controller | |
| JPH0345407B2 (ja) | ||
| US4831581A (en) | Central processor unit for digital data processing system including cache management mechanism | |
| JP3575572B2 (ja) | データ転送方法及びシステム | |
| JPH0711793B2 (ja) | マイクロプロセッサ | |
| US5511226A (en) | System for generating snoop addresses and conditionally generating source addresses whenever there is no snoop hit, the source addresses lagging behind the corresponding snoop addresses | |
| US5161219A (en) | Computer system with input/output cache | |
| JP3218316B2 (ja) | 集積キャッシュユニットおよびその内部でキャッシュ機能を実現するための方法 | |
| EP0380842A2 (en) | Method and apparatus for interfacing a system control unit for a multiprocessor system with the central processing units | |
| JPH06309230A (ja) | バススヌ−プ方法 | |
| KR100322223B1 (ko) | 대기행렬및스누프테이블을갖는메모리제어기 | |
| WO1997004392A1 (en) | Shared cache memory device | |
| JPS63193246A (ja) | 集積キャッシュ・メモリと外部メモリの間の一貫性を保つ方法と装置 | |
| JP4490585B2 (ja) | 周辺ステータスについての内部レジスタを有するプロセッサまたはコア論理演算装置 | |
| KR920004401B1 (ko) | 디지탈 데이타 프로세싱 시스템내의 프로세서와 특수명령 프로세서간의 인터페이스 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D04 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090523 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100523 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100523 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 8 |