JPH0337744A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0337744A JPH0337744A JP2165874A JP16587490A JPH0337744A JP H0337744 A JPH0337744 A JP H0337744A JP 2165874 A JP2165874 A JP 2165874A JP 16587490 A JP16587490 A JP 16587490A JP H0337744 A JPH0337744 A JP H0337744A
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- 230000004044 response Effects 0.000 claims abstract description 17
- 238000004891 communication Methods 0.000 claims description 24
- 230000000977 initiatory effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 2
- 101100128621 Caenorhabditis elegans bus-18 gene Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Bus Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、一般的に、１つのの命令によって、読み出し
と書き込みの両方のための「バースト」転送を利用して
システム・バス上にデータ・ブロックのメモリからメモ
リへの移動を実行できるデータ処理装置に関する。さら
に詳しくは、本発明は、自然データ型のシステム・バス
をサポートし、これによって、システム・プログラマが
ＣＰＵに対して自然データ型よりも大幅に大きいデータ
型に対して「移動」命令を出すことを可能にするゆるく
結合したシステムに対する命令に関する。
と書き込みの両方のための「バースト」転送を利用して
システム・バス上にデータ・ブロックのメモリからメモ
リへの移動を実行できるデータ処理装置に関する。さら
に詳しくは、本発明は、自然データ型のシステム・バス
をサポートし、これによって、システム・プログラマが
ＣＰＵに対して自然データ型よりも大幅に大きいデータ
型に対して「移動」命令を出すことを可能にするゆるく
結合したシステムに対する命令に関する。
（従来の技術）
今日の高性能マイクロプロセッサは、中央処理装置（Ｃ
ＰＵ）および外部記憶と周辺装置との間で大量のデータ
を高速で転送する能力を必要とする。これらの高性能マ
イクロプロセッサは、転送サイズや転送プロトコルのよ
うな強制を課する環境下で動作し、このことはシステム
全体の性能を制限する。その結果、最近のマイクロプロ
セッサは、バスの幅に対する制限を部分的に補うため、
ブロック転送（例えば、バースト転送〉を使用する。こ
れらのブロック転送は、転送データに対する転送プロト
コルの比率を減じ、各データの転送に対して最大のバス
幅を利用する。
ＰＵ）および外部記憶と周辺装置との間で大量のデータ
を高速で転送する能力を必要とする。これらの高性能マ
イクロプロセッサは、転送サイズや転送プロトコルのよ
うな強制を課する環境下で動作し、このことはシステム
全体の性能を制限する。その結果、最近のマイクロプロ
セッサは、バスの幅に対する制限を部分的に補うため、
ブロック転送（例えば、バースト転送〉を使用する。こ
れらのブロック転送は、転送データに対する転送プロト
コルの比率を減じ、各データの転送に対して最大のバス
幅を利用する。
（発明が解決しようとする課題）
従来技術では、マイクロプロセッサは、最大のデータ・
サイズより大きなデータ型の移動（例えば、多重プロセ
ッサ・データ・ワードを含むキャッシュ・ラインのロー
ドおよびアンロード）を特徴とする特別の条件のある場
合にのみ自動バースト転送を使用する。バースト転送の
使用がこのような特別のケースに限定されているため、
プログラムに制御されたく例えば、ＤＭＡ、ブロック移
動、メモリ・ページの初期化、および分離した双対プロ
セッサ（Ｃ０ＰＲＯＣＥＳＳＯＲ）に対する命令とデー
タの転送）他の形式のデータの移、動は、システム・バ
スを最大限に利用することができず、システムの性能は
低下する。
サイズより大きなデータ型の移動（例えば、多重プロセ
ッサ・データ・ワードを含むキャッシュ・ラインのロー
ドおよびアンロード）を特徴とする特別の条件のある場
合にのみ自動バースト転送を使用する。バースト転送の
使用がこのような特別のケースに限定されているため、
プログラムに制御されたく例えば、ＤＭＡ、ブロック移
動、メモリ・ページの初期化、および分離した双対プロ
セッサ（Ｃ０ＰＲＯＣＥＳＳＯＲ）に対する命令とデー
タの転送）他の形式のデータの移、動は、システム・バ
スを最大限に利用することができず、システムの性能は
低下する。
したがって、本発明の目的は、プログラムに制御された
状態でデータの「バースト」・モード転送をサポートす
る「移動命令」を提供することである。
状態でデータの「バースト」・モード転送をサポートす
る「移動命令」を提供することである。
本発明の他の目的は、ＣＰｔＪの自然データ・タイプよ
りも量的にサイズの大きい量のデータのメモリからメモ
リへの移動またはキャッシュからメモリへの移動を実行
するため、プログラマが１組のワイド・レジスタを使用
することを可能にする「移動」命令を提供することであ
る。
りも量的にサイズの大きい量のデータのメモリからメモ
リへの移動またはキャッシュからメモリへの移動を実行
するため、プログラマが１組のワイド・レジスタを使用
することを可能にする「移動」命令を提供することであ
る。
（課題を解決するための手段）
本発明の上記およびその他の目的を達成するために、第
１メモリ、第２メモリおよびデータ・プロセッナを有す
るデータ処理システムによって構成され、上記のデータ
・プロセッサは、複数の制御信号を与えると共に、複数
のオペランド・アドレスを与えるため複数の命令の各々
を実行する命令実行装置、システム通信バスおＪ：びプ
ログラマが実行装置からのブロック読み取り要求に応答
して第１メモリ・ロケーションから第１オペランド・ア
ドレスに対応する所定のデータ入力のブロックを取り込
み、第１メモリ・ロケーションから受け取った上記の所
定のデータ入力のブロックをシステム通信バスを介して
第２メモリ・ロケーションに転送するバースト・モード
転送を開始することによって、命令実行装置からのブロ
ック書き込み要求に応答して第２オペランド・アドレス
に対応する第２メモリ・ロケーションに上記の所定のデ
ータ入力のブロックを転送することによって与えられる
複数の命令の内の特定の１つに応答するために、命令実
行装置とシステム通信バスに接続された第１論理部によ
って構成される。
１メモリ、第２メモリおよびデータ・プロセッナを有す
るデータ処理システムによって構成され、上記のデータ
・プロセッサは、複数の制御信号を与えると共に、複数
のオペランド・アドレスを与えるため複数の命令の各々
を実行する命令実行装置、システム通信バスおＪ：びプ
ログラマが実行装置からのブロック読み取り要求に応答
して第１メモリ・ロケーションから第１オペランド・ア
ドレスに対応する所定のデータ入力のブロックを取り込
み、第１メモリ・ロケーションから受け取った上記の所
定のデータ入力のブロックをシステム通信バスを介して
第２メモリ・ロケーションに転送するバースト・モード
転送を開始することによって、命令実行装置からのブロ
ック書き込み要求に応答して第２オペランド・アドレス
に対応する第２メモリ・ロケーションに上記の所定のデ
ータ入力のブロックを転送することによって与えられる
複数の命令の内の特定の１つに応答するために、命令実
行装置とシステム通信バスに接続された第１論理部によ
って構成される。
（実施例）
第１図は、本発明を実行するデータ処理システム１０の
好適な実施例のブロック図であり、ＣＰｕ１２．データ
・キャッシュ制御装置１４．データ・キャッシュ１６．
内部バス１８．バス・インターフェース制御装置２０．
バッフ７２２．システム・バス２４．メイン・メモリ２
６．ＤＭＡ装置２８．ディスク３０．ｔｊよびアドレス
・レジスタ３２によって構成される。データ処理システ
ム１０は、代表的な単一プロセッサ・システムを示し、
本発明をサポートするように設計されたシングル・キャ
ッシュを利用する。好適な実施例の場合、内部バス１８
はｎバイトの幅であり、ｎバイトとはＣＰＵ１２（即ち
、４バイト）の最大の自然データ・タイプの幅であり、
システム・バス２４はｍバイトの幅であり、ｍバイトと
は、データ・キャッシュ１６のシングル・ラインの幅で
ある。図示の形態において、ＣＰｔＪ１２は、所定の命
令セットを実行するための従来の実行ユニットを有する
第１内部機能ユニットである。データ・キャッシュ制御
装置１４は、バス・インターフェース制御Ｉ装置２０と
ＣＰｔＪ１２から制御信号を受取り、データ・キャッシ
ュ１６．ＣＰＵ１２およびバス・インターフェース制御
装置２０の間でデータ転送を管理をする第２内部機能ユ
ニットである。データ・キャッシュ１６は、データ・キ
ャッシュ制御装置１４．バッファ２２および内部バス１
８に接続された第３機能ユニットである。データ・キャ
ッシュ１６は、キャッシュを読み出し、書き込み、更新
し、失効させ、およびフラッシュするのに必要な適当な
論理を有している。好適な実施例の場合、３つの内部機
能ユニットは、最大限に保持された性能を得るため、同
時に動作する。
好適な実施例のブロック図であり、ＣＰｕ１２．データ
・キャッシュ制御装置１４．データ・キャッシュ１６．
内部バス１８．バス・インターフェース制御装置２０．
バッフ７２２．システム・バス２４．メイン・メモリ２
６．ＤＭＡ装置２８．ディスク３０．ｔｊよびアドレス
・レジスタ３２によって構成される。データ処理システ
ム１０は、代表的な単一プロセッサ・システムを示し、
本発明をサポートするように設計されたシングル・キャ
ッシュを利用する。好適な実施例の場合、内部バス１８
はｎバイトの幅であり、ｎバイトとはＣＰＵ１２（即ち
、４バイト）の最大の自然データ・タイプの幅であり、
システム・バス２４はｍバイトの幅であり、ｍバイトと
は、データ・キャッシュ１６のシングル・ラインの幅で
ある。図示の形態において、ＣＰｔＪ１２は、所定の命
令セットを実行するための従来の実行ユニットを有する
第１内部機能ユニットである。データ・キャッシュ制御
装置１４は、バス・インターフェース制御Ｉ装置２０と
ＣＰｔＪ１２から制御信号を受取り、データ・キャッシ
ュ１６．ＣＰＵ１２およびバス・インターフェース制御
装置２０の間でデータ転送を管理をする第２内部機能ユ
ニットである。データ・キャッシュ１６は、データ・キ
ャッシュ制御装置１４．バッファ２２および内部バス１
８に接続された第３機能ユニットである。データ・キャ
ッシュ１６は、キャッシュを読み出し、書き込み、更新
し、失効させ、およびフラッシュするのに必要な適当な
論理を有している。好適な実施例の場合、３つの内部機
能ユニットは、最大限に保持された性能を得るため、同
時に動作する。
プログラマは、「移動」ブロック命令によってデータ・
キャッシュ１６のライン・ネイチャー（１ｉｎｅ ｎａ
ｔｕｒｅ）とシステム・バス２４のバースト能力を利用
することができる。「移動」ブロック命令が発生すると
、ＣＰＵ１２は、データ・キャッシュ制御装置１４に読
み出しアドレスから１ブロツクのデータの読み出しを実
行するように要求し、これに続いて書き込みアドレスに
同じデータの１ブロツクの書き込みが行われる。データ
゛・キャッシュ制御装置１４は、ＣＰＵ１２からのブロ
ック読み出し要求の受領に応答して、読み出しアドレス
からのデータをブツシュ・バッファ２２ｂに格納する。
キャッシュ１６のライン・ネイチャー（１ｉｎｅ ｎａ
ｔｕｒｅ）とシステム・バス２４のバースト能力を利用
することができる。「移動」ブロック命令が発生すると
、ＣＰＵ１２は、データ・キャッシュ制御装置１４に読
み出しアドレスから１ブロツクのデータの読み出しを実
行するように要求し、これに続いて書き込みアドレスに
同じデータの１ブロツクの書き込みが行われる。データ
゛・キャッシュ制御装置１４は、ＣＰＵ１２からのブロ
ック読み出し要求の受領に応答して、読み出しアドレス
からのデータをブツシュ・バッファ２２ｂに格納する。
ブツシュ・バッファ２２ｂにロードされるデータは、デ
ータ・キャッシュ１６から１ｑてもよいし、または読み
出しバッファ２２ａを介してシステム・バス２４から得
てもよい。後者の場合、読み出しバッファ２２ａに対す
るロードは、バス・インターフェース制御装置２０によ
って実行される。データ・キャッシュ制御装置１４は、
ブロック書き込み要求に応答してＣＰＵ１２によって与
えられる書き込みアドレスと共に、ブツシュ・バッフ７
２２ｂ内のデータをバス・インターフェース制御装置２
０に送る。バス・インターフェース制御装置２０は、バ
ースト書き込み転送を使用して書き込みアドレスに対応
するデータをメイン・メモリ２６に転送する。
ータ・キャッシュ１６から１ｑてもよいし、または読み
出しバッファ２２ａを介してシステム・バス２４から得
てもよい。後者の場合、読み出しバッファ２２ａに対す
るロードは、バス・インターフェース制御装置２０によ
って実行される。データ・キャッシュ制御装置１４は、
ブロック書き込み要求に応答してＣＰＵ１２によって与
えられる書き込みアドレスと共に、ブツシュ・バッフ７
２２ｂ内のデータをバス・インターフェース制御装置２
０に送る。バス・インターフェース制御装置２０は、バ
ースト書き込み転送を使用して書き込みアドレスに対応
するデータをメイン・メモリ２６に転送する。
動作上、ＣＰＵ１２は次の方法でブロック「移動」命令
を実行する。ＣＰＵ１２は、ブロック読み出し要求をデ
ータ制御ｌ装置１４に送り、同時に読み出しアドレスを
アドレス・レジスタ３２に送る。好適な実施例の場合、
データ・キャッシュ１６は物理的キャッシュであり、し
たがって、読み出しアドレスが変換・ルックアナイド・
バッファ（ＴＬＢ）３４によって変換され、対応する物
理的アドレスを発生する。ＴＬＢ３４は、オペランドア
ドレスの所定数の上位アドレス・ビットを物理的アドレ
スに変換し、同時にこの物理的アドレスをデータ・キャ
ッシュ制御装置１４とバス・インターフェース制御装置
２０に転送する。データ・キャッシュ１６はまたＴＬＢ
３４によって発生された物理的アドレスを受取り、この
物理的アドレスをデータ・キャッシュ１６に記憶された
１組のタグ・アドレスと比較する。
を実行する。ＣＰＵ１２は、ブロック読み出し要求をデ
ータ制御ｌ装置１４に送り、同時に読み出しアドレスを
アドレス・レジスタ３２に送る。好適な実施例の場合、
データ・キャッシュ１６は物理的キャッシュであり、し
たがって、読み出しアドレスが変換・ルックアナイド・
バッファ（ＴＬＢ）３４によって変換され、対応する物
理的アドレスを発生する。ＴＬＢ３４は、オペランドア
ドレスの所定数の上位アドレス・ビットを物理的アドレ
スに変換し、同時にこの物理的アドレスをデータ・キャ
ッシュ制御装置１４とバス・インターフェース制御装置
２０に転送する。データ・キャッシュ１６はまたＴＬＢ
３４によって発生された物理的アドレスを受取り、この
物理的アドレスをデータ・キャッシュ１６に記憶された
１組のタグ・アドレスと比較する。
比較の結果アドレスがマツチする場合、キャッシュのヒ
ツトが発生し、データ・キャッシュ１６は口ＩＴ子信号
データ・キャッシュ制御装置１４に送る。もしデータ・
キャッシュ１６に対する入力が読み出しアドレスとマツ
チしなかったなら、キャッシュ「ミス」が発生し、デー
タ・キャッシュ１６は）ＩＩｓｓ信号（ＨＩＴ信号の補
数〉をデータ・キャッシュ制御装置１４に送る。データ
・キャッシュ制御装置１４が旧Ｔ信号または）ｆＩｓｓ
信号を受信すると、４つの事象の内１つが発生する。事
象１は、ＨＩＳＳ信号を受信した場合に発生する。事象
２は、旧Ｔ信号を受信し、読み出し信号がキャッシュ可
能で、データをデータ・キャッシュ１６から読み出して
もよいことを示す場合に、発生する。
ツトが発生し、データ・キャッシュ１６は口ＩＴ子信号
データ・キャッシュ制御装置１４に送る。もしデータ・
キャッシュ１６に対する入力が読み出しアドレスとマツ
チしなかったなら、キャッシュ「ミス」が発生し、デー
タ・キャッシュ１６は）ＩＩｓｓ信号（ＨＩＴ信号の補
数〉をデータ・キャッシュ制御装置１４に送る。データ
・キャッシュ制御装置１４が旧Ｔ信号または）ｆＩｓｓ
信号を受信すると、４つの事象の内１つが発生する。事
象１は、ＨＩＳＳ信号を受信した場合に発生する。事象
２は、旧Ｔ信号を受信し、読み出し信号がキャッシュ可
能で、データをデータ・キャッシュ１６から読み出して
もよいことを示す場合に、発生する。
事象３は、１１ Ｉ 子信号を受信し、読み出しアドレ
スが禁止されたキャッシュであり、メイン・メモリ２６
と一致した場合に発生する（ＶＡＬＩＤ ）。事象４は
、ＨＩＴ信号を受信し、読み出しアドレスが禁止された
キャッシュであり、読み出しアドレスと対応するキャッ
シュ・データがメイン・メモリ２６と一致しない場合に
発生する（ＤＩＲＴＹ ）。
スが禁止されたキャッシュであり、メイン・メモリ２６
と一致した場合に発生する（ＶＡＬＩＤ ）。事象４は
、ＨＩＴ信号を受信し、読み出しアドレスが禁止された
キャッシュであり、読み出しアドレスと対応するキャッ
シュ・データがメイン・メモリ２６と一致しない場合に
発生する（ＤＩＲＴＹ ）。
第２Ａ図および第２Ｂ図は、本発明の好適な実施例によ
るブロック「移動」命令を実行するするためのフロー図
である。括弧内の数字は、上に示した４つの事象の各々
に対応する。事象１は、データ・キャッシュ１６がＭＩ
ＳＳ信号をデータ・キャッシュ制御装置１４に送信した
場合に発生する。ＭＩＳＳ信号の受信に応答して、デー
タ・キャッシュ制御装置１４は「バス・アクセス要求」
（ＢＡＲ）信号をバス・インターフェース制御装置２０
に送信し、これによってブロックの読み出しを要求する
。このブロック読み出し要求はＴＬＢ３４によってバス
・インターフェース制御装置２０に送信された読み出し
アドレスに対応する。ＢＡＲ信号に応答して、バス・イ
ンターフェース制御装置２０は読み出しアドレスをシス
テム・バス２４に送信し、メモリ制御（ＣＯＮＴＲＯＬ
＞信号を使用してバーストによる読み出し転送を指示
する。
るブロック「移動」命令を実行するするためのフロー図
である。括弧内の数字は、上に示した４つの事象の各々
に対応する。事象１は、データ・キャッシュ１６がＭＩ
ＳＳ信号をデータ・キャッシュ制御装置１４に送信した
場合に発生する。ＭＩＳＳ信号の受信に応答して、デー
タ・キャッシュ制御装置１４は「バス・アクセス要求」
（ＢＡＲ）信号をバス・インターフェース制御装置２０
に送信し、これによってブロックの読み出しを要求する
。このブロック読み出し要求はＴＬＢ３４によってバス
・インターフェース制御装置２０に送信された読み出し
アドレスに対応する。ＢＡＲ信号に応答して、バス・イ
ンターフェース制御装置２０は読み出しアドレスをシス
テム・バス２４に送信し、メモリ制御（ＣＯＮＴＲＯＬ
＞信号を使用してバーストによる読み出し転送を指示
する。
読み出しアドレスを受信するとメイン・メモリ２６は、
データ・バス幅に対応する要求されたデータの所定のデ
ータ部分をシステム・バス２４に転送する。バス・イン
ターフェース制御装置２０はシステム・バス２４を介し
て、各データ部分を受信しこのデータを読み出しバッフ
７２２ａに転送する。バス・インターフェースｉｌＪ御
装置２０は、データ・キャッシュ制御装置１４に送られ
たステータス（５ＴＡＴｔＪＳ 〉信号によってバース
トによる転送の終了を指示する。データ・キャッシュ制
御装置１４は、次に転送制御（丁ＲＡＮＳＦＥＲＣ０Ｎ
ＴＲ０Ｌ）信号によって読み出しバッファ２２ａからブ
ツシュ・バッファ２２ｂヘデータを転送する。
データ・バス幅に対応する要求されたデータの所定のデ
ータ部分をシステム・バス２４に転送する。バス・イン
ターフェース制御装置２０はシステム・バス２４を介し
て、各データ部分を受信しこのデータを読み出しバッフ
７２２ａに転送する。バス・インターフェースｉｌＪ御
装置２０は、データ・キャッシュ制御装置１４に送られ
たステータス（５ＴＡＴｔＪＳ 〉信号によってバース
トによる転送の終了を指示する。データ・キャッシュ制
御装置１４は、次に転送制御（丁ＲＡＮＳＦＥＲＣ０Ｎ
ＴＲ０Ｌ）信号によって読み出しバッファ２２ａからブ
ツシュ・バッファ２２ｂヘデータを転送する。
事象２は、データ・キャッシュ１６が目下信号をデータ
・キャッシュ制御装置１４に送信し、読み出しアドレス
がキャッシュ可能であると考えられた場合に発生する。
・キャッシュ制御装置１４に送信し、読み出しアドレス
がキャッシュ可能であると考えられた場合に発生する。
データ・キャッシュ制ｎ装置１４はデータ・キャッシュ
１６からの全データ・ブロックを読み、キャッシュ制御
［１１（ＣＡＣＨＥ Ｃ０ＮＴＲ０Ｌ ）信号によって
、そのデータをブツシュ・バッフ１２２ｂに転送する。
１６からの全データ・ブロックを読み、キャッシュ制御
［１１（ＣＡＣＨＥ Ｃ０ＮＴＲ０Ｌ ）信号によって
、そのデータをブツシュ・バッフ１２２ｂに転送する。
事象３はデータ・キャッシュ１６がｔｆＩＴ信号をデー
タ・キャッシュ制御装置１４に送信し、読み出しアドレ
スがキャッシュ不能であり、データ・キャッシュ１６の
データがメイン・メモリと一致する場合に発生する〈例
えばＶＡＬＩＤ ）。データ・キャッシュ制υｌ装置１
４は、制御信号によってキャッシュの入力を無効にし、
事象１で説明したようにメイン・メモリ２６からデータ
ブロックを取出すプロセスに進む。
タ・キャッシュ制御装置１４に送信し、読み出しアドレ
スがキャッシュ不能であり、データ・キャッシュ１６の
データがメイン・メモリと一致する場合に発生する〈例
えばＶＡＬＩＤ ）。データ・キャッシュ制υｌ装置１
４は、制御信号によってキャッシュの入力を無効にし、
事象１で説明したようにメイン・メモリ２６からデータ
ブロックを取出すプロセスに進む。
事象４は、旧Ｔ信号がデータ・キャッシュ制御装置１４
によってデータ・キャッシュ１６から受信され、読み出
しアドレスがキャッシュ可能ではなく、読み出しアドレ
スに対応するデータ・キャッシュ１６がメイン・メモリ
２６と一致しない場合に発生する（例えば、ＤＩＲＴＹ
）。データ・キャッシュ制御装置１４は、データ・キ
ャッシュ１６に対する入力を無効にし、データ・ギ↑・
ツシュ１６からデータのキャッシュ・ブロック全体を読
み出しこのデータをＣＡＣＨＥ Ｃ０ＮＴＲ０Ｌ信号に
よってブツシュ・バッファ２２ｂに転送する。データ・
キャッシュ制御装置１４は、バス・インターフェース制
御装置２０にブロック書き込み（ブツシュ）要求をバス
・インターフェース制御装置２０に送すダーティ・デー
タが今ブツシュ・バッファ２２ｂに記憶されていること
を示す。このブツシュ要求を受け取るとバス・インター
フェース制御装置２０は、ブツシュ制御Ｉ （ＰＵＳＨ
Ｃ０ＮＴＲ０Ｌ）信号をブツシュ・バッファ２２ｂに送
信し、これによってブツシュ・バッファ２２ｂに記憶さ
れているダーティ・データをバス・インターフェース制
御装置２０内の内部レジスタ（図示せず）に転送する。
によってデータ・キャッシュ１６から受信され、読み出
しアドレスがキャッシュ可能ではなく、読み出しアドレ
スに対応するデータ・キャッシュ１６がメイン・メモリ
２６と一致しない場合に発生する（例えば、ＤＩＲＴＹ
）。データ・キャッシュ制御装置１４は、データ・キ
ャッシュ１６に対する入力を無効にし、データ・ギ↑・
ツシュ１６からデータのキャッシュ・ブロック全体を読
み出しこのデータをＣＡＣＨＥ Ｃ０ＮＴＲ０Ｌ信号に
よってブツシュ・バッファ２２ｂに転送する。データ・
キャッシュ制御装置１４は、バス・インターフェース制
御装置２０にブロック書き込み（ブツシュ）要求をバス
・インターフェース制御装置２０に送すダーティ・デー
タが今ブツシュ・バッファ２２ｂに記憶されていること
を示す。このブツシュ要求を受け取るとバス・インター
フェース制御装置２０は、ブツシュ制御Ｉ （ＰＵＳＨ
Ｃ０ＮＴＲ０Ｌ）信号をブツシュ・バッファ２２ｂに送
信し、これによってブツシュ・バッファ２２ｂに記憶さ
れているダーティ・データをバス・インターフェース制
御装置２０内の内部レジスタ（図示せず）に転送する。
バス・インターフェース制御装置２０は、Ｓ丁Ａ丁ＵＳ
信号をデータ・キャッシュ制御装置１４に送信し、これ
によって、ブツシュ要求の受信を示す。バス・インター
フェース制御装置２０から５ＴＡＴＵＳ信号を受信する
と、データ・キャッシュ制御装置１４は、読み出しサイ
クルを再び開始し、事象１が発生する。
信号をデータ・キャッシュ制御装置１４に送信し、これ
によって、ブツシュ要求の受信を示す。バス・インター
フェース制御装置２０から５ＴＡＴＵＳ信号を受信する
と、データ・キャッシュ制御装置１４は、読み出しサイ
クルを再び開始し、事象１が発生する。
いずれの事象がＣＰＵ１２からのブロック読み出し要求
に基づいて発生したとしても、−度プツシュ・バッファ
２２ｂに読み出しデータがロードされると、データ・キ
ャッシュ制御装置１４はＣＰＵ１２からブロック書き込
み要求を受け取る準備をする。ブロック書き込み要求と
書き込みアドレスを受け取ると、データ・キャッシュ制
ｕＩＩ装置１４は、書き込みアドレス（できればＴＬＢ
３４によって変換された〉をバス・インターフェース制
御装置２０とデータ・キャッシュ１６に同時に送信する
。データ・キャッシュ１６は書き込みアドレスをデータ
・キャッシュ１６に記憶されているタグ・アドレスと比
較する。比較の結果アドレスがマツチしている場合、キ
ャッシュ「ヒツト」が発生し、データ・キャッシュ１６
にマツチしているキャッシュの入力を無効にさ−ぜると
共に旧Ｔ信号をデータ・キャッシュ制御装置１４に送信
させる。もしキャッシュに対する入力が書き込みアドレ
スとマツチしなければ、キャッシュ「ミス」が発生し、
データ・キャッシュ１６にＨＩＳＳ信号をデータ・キャ
ッシュ制御装置１４に送信させる。
に基づいて発生したとしても、−度プツシュ・バッファ
２２ｂに読み出しデータがロードされると、データ・キ
ャッシュ制御装置１４はＣＰＵ１２からブロック書き込
み要求を受け取る準備をする。ブロック書き込み要求と
書き込みアドレスを受け取ると、データ・キャッシュ制
ｕＩＩ装置１４は、書き込みアドレス（できればＴＬＢ
３４によって変換された〉をバス・インターフェース制
御装置２０とデータ・キャッシュ１６に同時に送信する
。データ・キャッシュ１６は書き込みアドレスをデータ
・キャッシュ１６に記憶されているタグ・アドレスと比
較する。比較の結果アドレスがマツチしている場合、キ
ャッシュ「ヒツト」が発生し、データ・キャッシュ１６
にマツチしているキャッシュの入力を無効にさ−ぜると
共に旧Ｔ信号をデータ・キャッシュ制御装置１４に送信
させる。もしキャッシュに対する入力が書き込みアドレ
スとマツチしなければ、キャッシュ「ミス」が発生し、
データ・キャッシュ１６にＨＩＳＳ信号をデータ・キャ
ッシュ制御装置１４に送信させる。
無効にする必要のあるマツチしたキャッシュに対する入
力が存在しないから、データ、キャッシュ１６は、これ
以上の動作を行わない。
力が存在しないから、データ、キャッシュ１６は、これ
以上の動作を行わない。
いずれの場合（キャッシュが「ヒツト」であろうと「ミ
ス」であろうと）でも、データ・キャッシュ制御装置１
４は、ＢＡＲ信号をバス・インターフェース制御装置２
０に送信し、これによって、ブロックの書き込みを要求
する。ブロックの書き込み要求を受け取ると、バス・イ
ンターフェース制御装置２０は、書き込みのバーストに
よる転送のためブロック書き込み制御信号と共に書き込
みアドレスをシステム・バス２４に転送する。さらに、
バス・インターフェース制ｉｎ装置２０は、ＰＵＳＨＣ
０ＮＴＯＲＯＬ信号をブツシュ・バッフ７２２ｂに送信
しこれによってブツシュ・バッファ２２ｂからのデータ
をシステム・バス２４の最大バス幅に対応する所定の部
分に転送する（バス・インターフェース制御装置２０を
介して）。データ転送速度は、メイン・メモリ２６によ
るデータの各部分の受信速度によって制御される。メイ
ン・メモリ２６は、状態信号によってこれが各部分のデ
ータを受信したことを示し、したがって、この転送はブ
ツシュ・バッファ２２ｂ全体がメイン・メモリ２６に転
送され、バーストによる転送が完了するまで継続する。
ス」であろうと）でも、データ・キャッシュ制御装置１
４は、ＢＡＲ信号をバス・インターフェース制御装置２
０に送信し、これによって、ブロックの書き込みを要求
する。ブロックの書き込み要求を受け取ると、バス・イ
ンターフェース制御装置２０は、書き込みのバーストに
よる転送のためブロック書き込み制御信号と共に書き込
みアドレスをシステム・バス２４に転送する。さらに、
バス・インターフェース制ｉｎ装置２０は、ＰＵＳＨＣ
０ＮＴＯＲＯＬ信号をブツシュ・バッフ７２２ｂに送信
しこれによってブツシュ・バッファ２２ｂからのデータ
をシステム・バス２４の最大バス幅に対応する所定の部
分に転送する（バス・インターフェース制御装置２０を
介して）。データ転送速度は、メイン・メモリ２６によ
るデータの各部分の受信速度によって制御される。メイ
ン・メモリ２６は、状態信号によってこれが各部分のデ
ータを受信したことを示し、したがって、この転送はブ
ツシュ・バッファ２２ｂ全体がメイン・メモリ２６に転
送され、バーストによる転送が完了するまで継続する。
バス・インターフェース制御装置２０は、データ・キャ
ッシュ制御装置１４にＳ丁ＡＴＵＳ信号によってメイン
・メモリに対するデータの転送が完了したことを通知す
る。ブロック「移動」命令はここで完了し、データ・キ
ャッシュ制御装置１４はＣＰＵ１２から新しい要求を受
け取る態勢にある。
ッシュ制御装置１４にＳ丁ＡＴＵＳ信号によってメイン
・メモリに対するデータの転送が完了したことを通知す
る。ブロック「移動」命令はここで完了し、データ・キ
ャッシュ制御装置１４はＣＰＵ１２から新しい要求を受
け取る態勢にある。
本発明は、好適な実施例について説明したが、開示した
発明は多くの方法で変更することが可能であり、したが
って上で特に提起し説明した実施例以外の多くの実施例
をとることのできることが当業者にとって明らかである
。例えば、データ・キャッシュ１６は論理キャッシュで
もよく、この場合ＴＬＢ３４によって行われるアドレス
の変更はもはや必要ではない。したがって、データ・キ
ャッシュ１６が論理キャッシュである場合、アドレス・
レジスタ３２は読み出しアドレスを直接データ・キャッ
シュ制ｗＪ装置１４とバス・インターフェース１６に加
える。「ブロック移動」命令は、直接メモリ・アクセス
・デバイス（ＤＭＡ）２８または分離した双対プロセッ
サに対するバーストによるデータの書き込みをサポート
するために使用することもできる。転送されるブロック
のサイズは、キャッシュのライン・サイズどバス・プロ
トコールにしたがって変更することもできる。さらに、
ブロック・サイズの変更は命令自身の内部で符号化され
てもよい。「ブロック移動ゴ命令は、多重レジスタのデ
ータの内容のバーストによる書き込みをナポートするた
めに利用してもよい。このことは、ＣＰＵ１２内のレジ
スタを読み出しデータのソースとして指定し、これらの
レジスタをインターナル・バス１８を介して転送し、こ
れによって多重レジスタ移動命令を実行することによっ
て達成することができる。
発明は多くの方法で変更することが可能であり、したが
って上で特に提起し説明した実施例以外の多くの実施例
をとることのできることが当業者にとって明らかである
。例えば、データ・キャッシュ１６は論理キャッシュで
もよく、この場合ＴＬＢ３４によって行われるアドレス
の変更はもはや必要ではない。したがって、データ・キ
ャッシュ１６が論理キャッシュである場合、アドレス・
レジスタ３２は読み出しアドレスを直接データ・キャッ
シュ制ｗＪ装置１４とバス・インターフェース１６に加
える。「ブロック移動」命令は、直接メモリ・アクセス
・デバイス（ＤＭＡ）２８または分離した双対プロセッ
サに対するバーストによるデータの書き込みをサポート
するために使用することもできる。転送されるブロック
のサイズは、キャッシュのライン・サイズどバス・プロ
トコールにしたがって変更することもできる。さらに、
ブロック・サイズの変更は命令自身の内部で符号化され
てもよい。「ブロック移動ゴ命令は、多重レジスタのデ
ータの内容のバーストによる書き込みをナポートするた
めに利用してもよい。このことは、ＣＰＵ１２内のレジ
スタを読み出しデータのソースとして指定し、これらの
レジスタをインターナル・バス１８を介して転送し、こ
れによって多重レジスタ移動命令を実行することによっ
て達成することができる。
第１図は、本発明を実施するための集積回路化されたデ
ータ処理システムを示すブロック図である。 第２Ａ図と第２Ｂ図は、本発明の好適な実施例によるブ
ロック「移動」命令を実行するためのフロー図である。 １２・・・ＣＰｔＪ、 １４・・・データ・キャッシュ制御装置、１６・・・デ
ータ・キャッシュ、 １８・・・インターナル・バス、 ２０・・・バス・インターフェース制御装置、２２・・
・バッファ、 ２２ａ・・・読み取りバッファ、 ２２ｂ・・・ブツシュ・バッフ７ ２４・・◆システム・バス、 ２６・・・メモリ、 ２８・・・ＤＭＡ、 ３０・・・ディスク、 ３２・・・アドレス・レジスタ、 ３４・・・ＴＬＢ
ータ処理システムを示すブロック図である。 第２Ａ図と第２Ｂ図は、本発明の好適な実施例によるブ
ロック「移動」命令を実行するためのフロー図である。 １２・・・ＣＰｔＪ、 １４・・・データ・キャッシュ制御装置、１６・・・デ
ータ・キャッシュ、 １８・・・インターナル・バス、 ２０・・・バス・インターフェース制御装置、２２・・
・バッファ、 ２２ａ・・・読み取りバッファ、 ２２ｂ・・・ブツシュ・バッフ７ ２４・・◆システム・バス、 ２６・・・メモリ、 ２８・・・ＤＭＡ、 ３０・・・ディスク、 ３２・・・アドレス・レジスタ、 ３４・・・ＴＬＢ
Claims (1)
- 【特許請求の範囲】 （１）第１メモリと第２メモリを有するデータ処理シス
テムにおけるデータ処理装置において、前記データ処理
装置は： 複数の命令の各々を実行して複数の制御信号を与えると
共に、複数のオペランド・アドレスを与える命令実行手
段； システム通信バス； 命令実行手段からのブロック読取り要求に応答して前記
第１メモリから第１オペランド・アドレスに対応する所
定のデータ入力のブロックを取り込み、前記第１メモリ
・ロケーションから受け取った前記所定のデータ入力の
ブロックを前記システム通信バスを介して前記第２メモ
リ・ロケーションに転送するバースト・モード転送を開
始することによつて、前記命令実行手段からのブロック
書き込み要求に応答して第２オペランド・アドレスに対
応する前記第２メモリ・ロケーションに前記の所定のデ
ータ入力のブロックを転送することによつて、プログラ
マによつて与えられる前記複数の命令の内の特定の１つ
に応答するために、前記命令実行装置と前記システム通
信バスに結合された第１手段； によつて構成されることを特徴とするデータ処理装置。 （２）前記第１手段は： 前記システム通信バスに結合され、前記所定のデータ入
力のブロックを受け取ると共に、前記ブロック書き込み
要求に応答し、前記システム通信バスを介して前記第２
メモリ・ロケーションに前記所定のデータ入力のブロッ
クを転送する前記バースト・モード転送を開始するバス
制御手段；前記バス制御手段に結合され、前記所定のデ
ータ入力のブロックを一時的に記憶すると共に、前記バ
ス制御手段によつて与えられる第１制御信号に応答して
前記所定のデータ入力のブロックを前記バス制御手段に
転送する記憶手段；および前記命令実行手段、前記バス
制御手段および前記記憶手段に結合され、前記命令実行
手段からブロック読み出し要求を受け取り、前記要求に
応答して前記所定のデータ入力のブロックを前記第１メ
モリ・ロケーションから前記記憶手段に転送し、前記ブ
ロック書き込み要求を前記命令実行手段から受け取り、
前記ブロック書き込み要求を前記バス制御手段に転送し
、これによって、前記バス制御手段に前記システム通信
バスを介して、前記所定のデータ入力のブロックを前記
記憶手段から前記第２メモリ・ロケーションに転送する
前記バースト・モード転送を開始させるメモリ制御手段
；によつて構成されることを特徴とする請求項１記載の
データ処理装置。 （３）前記バス制御手段は、前記所定のデータ入力のブ
ロックを前記記憶手段から受け取る複数のレジスタによ
つて構成され、前記複数のレジスタは、前記複数の命令
の特定の１つを介して前記プログラマによつてアクセス
可能であることを特徴とする請求項２記載のデータ処理
装置。 （４）前記命令実行手段から前記複数のオペランド・ア
ドレスを受け取ると共に、前記メモリ制御手段に前記第
１および第２オペランド・アドレスを与えるアドレス・
レジスタ手段によってさらに構成されることを特徴とす
る請求項３記載のデータ処理装置。 （５）システム通信バスを介して、第１メモリ・ロケー
ションから第２メモリ・ロケーションに所定のデータ入
力のブロックを転送するバースト・モード転送を利用し
て、前記所定のデータ入力のブロックに対するブロック
移動命令を実行するデータ処理装置において、前記デー
タ処理装置は：複数の命令の各々を実行して複数の制御
信号を与えると共に、複数のオペランド信号を与える命
令実行手段； 前記システム通信バスに結合され、前記所定のデータ入
力のブロックを受け取ると共に、前記システム通信を介
して前記第２メモリ・ロケーションに前記所定のデータ
入力のブロックを転送する前記バースト・モード転送を
開始するバス制御手段； 前記バス制御手段に結合され、前記所定のデータ入力の
ブロックを一時的に記憶すると共に、前記バス制御手段
によって与えられる第１制御信号に応答して前記所定の
データ入力のブロックを前記バス制御手段に転送する記
憶手段；および前記命令実行手段および前記バス制御手
段に結合され、前記命令実行手段からブロック読み出し
要求を受け取り、前記第１メモリ・ロケーションから第
１オペランド・アドレスに対応する前記所定のデータ入
力のブロックを取り出し、そして前記ブロック読み出し
要求に応答して前記第１メモリ・ロケーションから前記
記憶手段に前記所定のデータ入力のブロックを転送し、
さらに前記命令実行手段から前記書き込み要求を受け取
り、前記ブロック書き込み要求に応答して前記所定のデ
ータ入力のブロックを前記記憶手段から前記バス制御手
段に転送することによつて、前記ブロック移動命令に応
答し、これによつて、前記バス制御手段に前記システム
通信バスを介して、前記所定のデータ入力のブロックを
前記記憶手段から前記第２メモリ・ロケーションに転送
する前記バースト・モード転送を開始させるメモリ制御
手段；によって構成されることを特徴とするデータ処理
装置。 （６）前記バス制御手段は、前記所定のデータ入力のブ
ロックを前記記憶手段から受け取る複数のレジスタによ
つて構成され、前記複数のレジスタは、前記複数の命令
の特定の１つを介して前記プログラマによつてアクセス
可能であることを特徴とする請求項５記載のデータ処理
装置。 （７）前記命令実行手段から前記複数のオペランド・ア
ドレスを受け取ると共に、前記バス制御手段および前記
メモリ制御手段に前記第１および第２オペランド・アド
レスを与えるアドレス・レジスタ手段によってさらに構
成されることを特徴とする請求項６記載のデータ処理装
置。 （８）前記メモリ制御手段は、前記バス制御手段に前記
ブロック書き込み要求を与え、これによって、前記バス
制御装置に前記第１メモリ・ロケーションから取り出し
た前記所定のデータ入力のブロックが前記記憶手段に記
憶され前記第２メモリ・ロケーションに対する転送の準
備を整えていることを通知することを特徴とする請求項
７記載のデータ処理装置。 （９）ｍバイト幅のデータ入力をバイト幅がｍであるシ
ステム通信バスを介して第１メモリ・ロケーションから
第２メモリ・ロケーションに転送することによってプロ
グラマから受け取ったブロック移動命令を実行し、ここ
でｍは整数であり前記ｍバイト幅のデータ入力がデータ
処理装置に対するプログラム・モデルによつて定義され
る最大データ入力よりも大きい前記データ処理装置にお
いて、前記データ処理装置は： 前記移動命令を含む複数の命令の各々を実行すると共に
、前記命令を実行するために必要な複数の制御信号と複
数のオペランド・アドレスを与える命令実行手段；およ
び 前記命令実行手段および前記システム通信バスに結合さ
れ、前記命令実行手段からのブロック読み出し要求に応
答して前記第１メモリ・ロケーションから第１オペラン
ド・アドレスに割り当てられた前記ｍバイト幅のデータ
入力を取り出し、前記命令実行手段からのブロック書き
込み要求に応答して前記システム通信バスを介して前記
ｍバイト幅のデータ入力を前記第２メモリ・ロケーショ
ンの割り当てられた第２オペランド・アドレスに転送す
ることによって、前記ブロック移動命令を受け取る前記
命令実行手段に応答する第１手段；によつて構成される
ことを特徴とするデータ処理装置。 （１０）前記第１手段は、前記システム通信バスに対す
る前記ｍバイトのデータ入力を転送するバースト・モー
ド転送を実行することによつて前記ｍバイト幅のデータ
入力を前記第２メモリ・ロケーションに転送することを
特徴とする請求項９記載のデータ処理装置。（１１）前
記第１手段は： 前記システム通信バスに結合され、前記ｍバイト幅のデ
ータ入力を受け取ると共に、前記システム通信バスを介
して前記ｍバイト幅のデータ入力を前記第２メモリ・ロ
ケーションに転送するバス制御手段； 前記バス制御手段に結合され、前記ｍバイト幅のデータ
入力を一時的に記憶すると共に、前記バス制御手段によ
って与えられる第１制御信号に応答して前記ｍバイット
幅のデータ入力を前記バス制御手段に転送する記憶手段
；および 前記命令実行手段、前記バス制御手段および前記記憶手
段に結合され、前記命令実行手段から前記ブロック読み
出し要求を受け取り、前記要求に応答して前記ｍバイト
幅のデータ入力を前記第１メモリ・ロケーションから前
記記憶手段に転送し、前記ブロック書き込み要求を前記
命令実行手段から受け取り、前記ブロック書き込み要求
を前記バス制御手段に転送し、これによって、前記バス
制御手段に前記システム通信バスを介して、前記バイト
幅のデータ入力を前記記憶手段から前記第２メモリ・ロ
ケーション・バス制御手段に対する転送を開始させるメ
モリ制御手段； によつて構成されることを特徴とする請求項１０記載の
データ処理装置。 （１２）前記バス制御手段は、前記ｍバイト幅のデータ
入力を前記記憶手段から受け取る複数のレジスタによつ
て構成され、前記複数のレジスタは、前記ブロック移動
命令を介して前記プログラマによつてアクセス可能であ
ることを特徴とする請求項１１記載のデータ処理装置。 （１３）前記命令実行手段から前記複数のオペランド・
アドレスを受け取ると共に、前記バス制御手段および前
記メモリ制御手段に前記第１および第２オペランド・ア
ドレスを与えるアドレス・レジスタ手段によつてさらに
構成されることを特徴とする請求項１２記載のデータ処
理装置。 （１４）前記メモリ制御手段は、前記バス制御手段に前
記ブロック書き込み要求を与え、これによつて、前記バ
ス制御装置に前記第１メモリ・ロケーションから取り出
した前記ｍバイト幅のデータ入力が前記記憶手段に記憶
され前記第２メモリ・ロケーションへの転送の準備を整
えていることを通知することを特徴とする請求項１３記
載のデータ処理装置。（１５）前記第１手段は、前記シ
ステム通信バスに対して前記ｍバイトのデータ入力を転
送する非バースト・モードのデータ転送を実行すること
によつて、前記ｍバイト幅のデータ入力を前記第２メモ
リ・ロケーションに転送することを特徴とする請求項９
記載のデータ処理装置。 （１６）前記第１手段は： 前記システム通信バスに結合され、前記ｍバイト幅のデ
ータ入力を受け取り、前記システム通信バスを介して前
記ｍバイト幅のデータ入力を前記第２メモリ・ロケーシ
ョンに転送するバス制御手段； 前記バス制御手段に結合され、前記ｍバイト幅のデータ
入力を一時的に記憶すると共に、前記バス制御手段によ
って与えられる第１制御信号に応答して前記ｍバイト幅
のデータ入力を前記バス制御手段に転送する記憶手段； 前記命令実行手段、前記バス制御手段および前記記憶手
段に結合され、前記命令実行手段から前記ブロック読み
出し要求を受け取り、前記要求に応答して前記ｍバイト
幅のデータ入力を前記第１メモリ・ロケーションから前
記記憶手段に転送し、前記ブロック書き込み要求を前記
命令実行手段から受け取り、前記ブロック書き込み要求
を前記バス制御手段に転送し、これによって、前記バス
制御手段に前記システム通信バスを介して、前記バイト
幅のデータ入力を前記記憶手段から前記第２メモリ・ロ
ケーション・バス制御手段に対する転送を開始させるメ
モリ制御手段； によつて構成されることを特徴とする請求項１５記載の
データ処理装置。 （１７）前記バス制御手段は、前記ｍバイト幅のデータ
入力を前記記憶手段から受け取る複数のレジスタによつ
て構成され、前記複数のレジスタは、前記ブロック移動
命令を介して前記プログラマによつてアクセス可能であ
ることを特徴とする請求項１６記載のデータ処理装置。 （１８）前記命令実行手段から前記複数のオペランド・
アドレスを受け取ると共に、前記バス制御手段および前
記メモリ制御手段に前記第１および第２オペランド・ア
ドレスを与えるアドレス・レジスタ手段によつてさらに
構成されることを特徴とする請求項１７記載のデータ処
理装置。 （１９）前記メモリ制御手段は、前記バス制御手段に前
記ブロック書き込み要求を与え、これによつて、前記バ
ス制御装置に前記第１メモリ・ロケーションから取り出
した前記ｍバイト幅のデータ入力が前記記憶手段に記憶
され前記第２メモリ・ロケーションに対する転送の準備
を整えていることを通知することを特徴とする請求項１
８記載のデータ処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/371,343 US5185694A (en) | 1989-06-26 | 1989-06-26 | Data processing system utilizes block move instruction for burst transferring blocks of data entries where width of data blocks varies |
| US371,343 | 1989-06-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0337744A true JPH0337744A (ja) | 1991-02-19 |
| JP3431626B2 JP3431626B2 (ja) | 2003-07-28 |
Family
ID=23463581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16587490A Expired - Lifetime JP3431626B2 (ja) | 1989-06-26 | 1990-06-26 | データ処理装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5185694A (ja) |
| EP (1) | EP0405882B1 (ja) |
| JP (1) | JP3431626B2 (ja) |
| KR (1) | KR0154533B1 (ja) |
| DE (1) | DE69031367T2 (ja) |
| HK (1) | HK1002438A1 (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336180B1 (en) | 1997-04-30 | 2002-01-01 | Canon Kabushiki Kaisha | Method, apparatus and system for managing virtual memory with virtual-physical mapping |
| US5255378A (en) * | 1989-04-05 | 1993-10-19 | Intel Corporation | Method of transferring burst data in a microprocessor |
| EP0630499A4 (en) * | 1992-03-09 | 1996-07-24 | Auspex Systems Inc | ACCELERATION SYSTEM WITH NON-VOLATILE, PROTECTED, WRITABLE RAM CACHE. |
| US5953513A (en) * | 1992-07-09 | 1999-09-14 | Hitachi, Ltd. | Recording and reproducing device for recording and reproducing information from different kinds of storage media having different sector formats |
| CA2135681C (en) * | 1993-12-30 | 2000-01-18 | Srinivas V. Makam | System and method for directly accessing long-term memory devices |
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| US6707463B1 (en) | 1997-04-30 | 2004-03-16 | Canon Kabushiki Kaisha | Data normalization technique |
| US6414687B1 (en) | 1997-04-30 | 2002-07-02 | Canon Kabushiki Kaisha | Register setting-micro programming system |
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| AUPO647997A0 (en) * | 1997-04-30 | 1997-05-22 | Canon Information Systems Research Australia Pty Ltd | Memory controller architecture |
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