JPS5927994B2 - コンピユ−タシステム - Google Patents

Description

【発明の詳細な説明】 この発明は複数の中央処理装置（以下ＣＰＵという）そ
れぞれに高速メモリ（以下キャッシュ（Ｃａｃｈｅ）と
いう）を備えたコンピュータシステムの改良に係る。

第１図にコンピュータシステムのブロック構成を示す。

１および２はＣＰＵであり、それぞれキャッシュ３、４
を有する。

なお上記キャッシュ３および４の制御は対応するＣＰＵ
が行う。５は主メモリ、６、Ｔは入出力制御装置（以下
ＩＯＰという）であり、図示していない入出力装置と主
メモリ５との間のデータ転送の制御を行う。

８はＣＰＵ１および２と主メモリ５との間のデータ転送
あるいはＩＯＰ６および７と主メモリ５との間のデータ
転送に供されるメモリバス、９はＣＰＵＩ、２およびＩ
ＯＰ６、Ｔのうちいずれかがメモリバス８を占有して使
用することを許すためのバス制御装置（以下ＢＣＵとい
う）、１０はキャッシュ３、４のデータを無効化するた
めのキャッシュ無効化要求線である。

このようなシステム構成においてキャッシュ３または４
の詳細を第２図を用いて説明する。

第２図においてキヤツシユ３（または４）はＣＰＵｌ（
または２）のキヤツシユであり、連続するアドレスの数
ワードごとに分割してプロツク「０」からプロツク「ｎ
」に分けてある。１１は、キヤツシユ３（または４）の
各プロツクを管理するためのデータを記憶する回路と、
制御する回路とを有するアドレスアレーであり、このア
ドレスアレーは対応するＣＰＵ内にある。

上記アドレスアレー１１の中のデータを記憶する回路は
キヤツシユと同様にプロツク「０」からプロツク「ｎ」
に分けてあり、これらのプロツクは、キヤツシユのプロ
ツクと１対１の関係にある。１２はアクセス指示線であ
り、キヤツシユ３（または４）およびアドレスアレー１
１が遂行すべき動作指示の信号およびアドレス信号を送
るものである。

１３はアクセスプロック指示線であり、キヤツシユ３（
または４）に対してストアサイクル、フエツチサイクル
を行う場合に、使用するキヤツシユのプロツクを指示、
および動作指示を行うためのものである。

１４はキャツシユ３（または４）にストアデータを送る
ためのストアデータ線、１５はキャツシユ３（または４
）からフエツチしたデータを送るフエツチデータ線であ
る。

なお上記各線はＣＰＵの論理回路につながれていること
はいうまでもない。第３図はアドレスアレー１１の各プ
ロツクが記憶しているデータのフイールド分割を示して
おり、１６は複数のキヤツシユプロツクを識別する識別
ビツトであり、主メモリ５からキヤツシユプロツクにデ
ータを転送した際のアドレスを保持する。１７は有効ビ
ツトであり、キャツシユプロツクに記憶しているデータ
、あるいは識別ビツト１６が有効であるか否かを示すも
ので、例えば論理的ゞ １″の場合を有効とし、″Ｏ″
の場合を無効であるとする。

１８は修正ビツトであり、主メモリ５からキャツシユへ
転送したのちにデータを修正したか否かを示すもので、
例えば論理的ゞ １″の場合を修正とし、ゞ０／′の場
合を未修正とする。

１９はその他のビツトであり必要に応じて有する。

ところでキヤツシユ３（または４）と主メモリ５を備え
たコンピユータシステムにおいてキヤツシユ３（または
４）と主メモリ５に対するデータストアが生じた場合、
その扱い方には２つの方式がある。

その１つはストアスルー（ＳｔＯｒｅＴｈｒＯｕｇｔｌ
）方式であり、他の１つはノンストアスルー（ＮＯｎＳ
ｔＯｒｅＴｈｒＯｕｇｈ）方式である。ストアスルー方
式では、キヤツシユ３（または４）と主メモリ５のデー
タを常に一致させる方式である。例えばＣＰＵｌからの
ストアサイクルが発生した場合、主メモリ５の内容を書
換えると同時に、キヤツシユ３に該当アドレスのデータ
があれば、そのデータの書換え（即ち修正）を行う。ノ
ンストアスルー方式では、最新のデータがキヤツシユ３
（または４）にのみ存在することを許す方式である。例
えばＣＰＵｌからのストアサイクルが発生した場合、キ
ヤツシユ３に該当アドレスのデータがあれば、そのデー
タのみを書換え（即ち修正）し、主メモリ５の内容は前
のままにしておき、キヤツシユ３に該当アドレスのデー
タがなければ、主メモリ５の内容を書換えを行う。スト
アスルー方式、ノンストアスルー方式のいずれにおいて
も、システム統轄プログラムにより、主メモリ５の内容
に関しページ追出しが発生した場合、システム統轄プロ
グラムは、そのページの内容を直ちに破棄するか、ある
いはそのページの内容をデイスクに戻した後に破棄する
かを判断する。判断の結果直ちに破棄となつた場合、シ
ステム統轄プログラムはアドレスアレー１１の各プロツ
クが記憶しているデータの中で、該当するページの範囲
を無効とする（即ち有効ビツト１７を″０″とする）手
続きを行う。判断の結果そのページの内容をデイスクに
戻した後に破棄すると判断した場合、ストアスルー方式
では、主メモリ５の内容を直ちにデイスクを戻す手続を
、ノンストアスルー方式では、キヤツシユ３および４の
データの中から該当するページの範囲で、書換えのあつ
たデータを主メモリ５に戻す手続きをしてから、主メモ
リ５のそのページの内容をデイスクに戻す手続きを、シ
ステム統轄プログラムは行う。その後システム統轄プロ
グラムは、アドレスアレー１１の各プロツクが記憶して
いるデータの中で、該当するページの範囲を無効とする
手続きを行う。以上のストアスルー方式、ノンストアス
ルー方式において、いずれの場合においてもデータスト
アを行う場合にはメモリバス８およびキャツシユ無効化
要求線１０を使用し、必要に応じてキャツシユプロツク
のデータの無効化を図る。データの無効化はメモリバス
８上の無効化のためのアドレスとキヤツシユ無効化要求
線１０による無効化要求を受けたＣＰＵがアクセス指示
線１２にその信号を送り、無効化のためのアドレスと一
致する識別ビツト１６があればその有効ビツト１７を論
理的ゞＯ″にセツトすることにより行う。キヤツシユ無
効化要求を受けたＣＰＵは常にそれまでのデータ処理を
中断し、キヤツシユ無効化要求に対する処理のために時
間を費やさなければならない。

従来は第４図に示す条件の成立するときにキヤツシユ無
効化要求を出していたためキヤツシユ無効化要求の発生
頻度が多く、ＣＰＵにおける本来のデータ処理時間が短
くなつていた。この発明はこのような従来の欠点をなく
し、キャツシユ無効化要求の発生頻度を減少させＣＰＵ
における本来のデータ処理時間を長くし、処理能力を向
上させたコンピユータシステムを提供することにある。
以下この発明を説明するが説明の便宜上次のようなコン
ピユータシステムであるとする。

すなわちメモリバス８、ストアデータ線１４、フエツチ
データ線１５におけるストア．フエツチデータの転送は
１回に８バイト（ダブルワード）で行う。キヤツシユ３
（または４）における各キャツシユプロツクの記憶容量
は３２バイトで、アドレスは連続している。論理アドレ
スあるいは翻訳後の実アドレスをビツト「８」からビツ
ト「３Ｕで表示する。これを第５図に示す。第５図の２
０はダブルワード内のバイトを表示する。２１はダブル
ワード単位によるアドレス表示をする。

２２は１つのキヤツシユプロツクに記憶されるアドレス
の範囲であり、２３はアドレスアレー１１をアクセスす
る時に使用するアドレスの範囲である。

第６図にこの発明に関する論理回路を示す。第６図の回
路はキヤツシユ無効化要求の発生頻度を少なくすること
を実現する回路の主要部であり、第６図の回路はＩＯＰ
６，７あるいはＣＰＵｌ，２の中に設けてある。第６図
の２４はアドレスレジスタまたはゲートであり、メモリ
をアクセスしようとする際のアドレスを出力する。２５
は２４の全ビツトのアドレス信号線である。

２６は２４のビツト［８」からビツト「２６」までのア
ドレス信号線である。

２７はアドレスレジスタであり、次の２８による信号で
その時のアドレスを保持する。

２８はメモリをアクセスするサイクルがストアサイクル
であるときセツト信号を出すストア時セツト信号線であ
る。

２９は２６と２７の出力を比較する比較器である。

３０は２９における比較の結果の一致、不一致を示す出
力信号線である。

３１は１ビツトからなるフリツプフロツプ（以後ＦＦと
いう）である。

３２は３１のセツト．りセツトを行わせる信号線である
。

３３は３１のセツト．りセツト状態を示す出力信号線で
ある。

第６図の回路をＩＯＰ６に備えたときの説明を次に行う
。この説明は第１図における他のＩＯＰに対しても全く
同様である。ＩＯＰ６が主メモリ５に連続する「Ａ」ア
ドレスから「Ｂ」アドレスまでストアする命令を実行す
るものとする。ＩＯＰ６は最初の「Ａ」アドレスのスト
アサイクル終了後ＦＦ３ｌをセツトし、最後の［Ｂ」ア
ドレスのストアサイクル終了後ＦＦ３ｌをりセツトする
。１０Ｐ６はメモリバス８を占有してストアサイクルを
実行するときメモリバス８のアドレス信号線にアドレス
信号線２５の信号を送る。

ＩＯＰ６はさらにストア時セツト信号線２８を使用して
アドレスレジスタ２７にストアサイクルにおけるアドレ
スをセツトする。ＩＯＰはさらに次の条件（イ）の成立
するサイクルでキヤツシユ無効化要求線１０に要求信号
を送る。条件（ホ）：条件（ロ）かつ条件（ト）である
条伴卜）：（比較器２９で２６の信号と２７の出力信号
が一致しない）あるいは（ＦＦ３ｌがりセツトである）
以上の事柄を第５図で説明すると次のようになる。

最初のストアサイクルでキヤツシユ無効化要求を、一回
送つた後２３の範囲が同じ限り以後のストアサイクルで
キヤツシユ無効化要求を送らない。い。既ち同一のキヤ
ツシユプロツクの範囲に対しては１回のみキヤツシユ無
効化要求を送るわけである。この方式によれば主メモリ
５に連続する「Ａ」アドレスから「Ｂ」アドレスまでス
トアする際に、キャツシユ無効化要求の発生頻度は従来
の約４分の１に減少する。第６図の回路をＣＰＵｌに備
えたときの説明を次に行う。

この説明は第１図における他のＣＰＵに対しても全く同
様である。ＣＰＵｌはメモリに対してフエツチサイクル
とストアサイクルを不規則に要求するものとする。ＣＰ
Ｕｌがキャツシユ３あるいは主メモリ５をアクセスする
時アドレスとしてアドレス信号線２５の信号を送る。Ｃ
ＰＵｌはアドレスレジスタ２７にストア時セツト信号線
２８を使用し，て、ストアサイクルにおけるアドレスを
セツトする。ＣＰＵｌはＦＦ３ｌのセツト、りセツトを
、ＣＰＵｌにおける機械語命令あるいはさらに細かいレ
ベルのマイクロ命令等の制御により行う。ＣＰＵｌはさ
らに次の条件（７）の成立する時にキャツシユ無効化要
求線１０に要求信号を送る。条件（７）：条件イ）かつ
条件（ト）であるなおＦＦ３ｌを最初のストアサイクル
終了時でセツトした後できるだけセツトのままに置きキ
ヤツシユ無効化要求の発生頻度を減少させるが、必要に
応じてＦＦ３ｌのりセツトを行い（例えば、ＣＰＵ２の
主メモリ５からのフエツチサイクル時メモリバス８上の
アドレスとＣＰＵｌ内のレジスタ・２７出力を比較し、
一致すればＦＦ３ｌをりセツトする。

この比較は、ＣＰＵｌからのストアサイクル、フエツチ
サイクルと同時に行うことができるため、ＣＰＵｌの処
理を止めることによる性能低下はない。）、システムに
おける記憶データの予盾が生ずることを防ぐ。このよう
にしてＣＰＵｌにおけるキヤツシユ無効化要求の発生頻
度を従来のものより減少させる。このようにしてキヤツ
シユ無効化要求の発生頻度を減少させＣＰＵにおける本
来のデータ処理時間を長くしたコンピユータシステムを
得ることができる。

今までの説明ではストア．フエツチのデータ転送は１回
に８バイト、キヤツシユにおける各プロツクは３２バイ
ト、アドレス表示をビツト「８」からビツト「３１］で
行うとしたが、適宜変更してもよいことはいうまでもな
い。

第６図のＦＦ３ｌは独立なＦＦとして扱つたが、ＦＦ３
ｌのかわりにアドレスレジスタ２７にｌビツトを付加さ
せ、２８によるアドレスのセツトと同時に付加した１ビ
ツトのセツトを行い、必要に応じてアドレスと付加した
１ビツトを同時にりセツトしても今までの説明と同じ結
果を得ることができる。

さらにアドレスレジスタ２７とＦＦ３ｌのかわりに小容
量なメモリを使用し、ストアサイクルのときにその小容
量メモリから読出してキャツシユ無効化要求を送る否か
の判断を行つても今までの説明の同じ結果を得ることが
できる。第１図の構成においてＣＰＵを１台とした場合
、ＣＰＵを３台以上とした場合、ＩＯＰを１台とした場
合、ＩＯＰを３台以上とした場合、メモリバス８を複数
本のメモリバスとした場合などの構成にしても、この発
明を同様に使用できることは容易にわかる。この発明は
第７図に示す構成においても使用できる。

第７図の５から１０までの役割はすでに述べたものと同
じである。３４から３７は中央処理装置ＣＰＵである。

３８，３９はキャツシユおよび制御回路である。

ＣＰＵ３４，３５はキヤツシユおよび制御回路３８を共
用しており、ＣＰＵ３６，３７はキヤツシユおよび制御
回路３９を共用している。この構成において第６図にお
ける回路をＣＰＵ３４からＣＰＵ３７の中に備えるか、
あるいはキャツシユおよび制御回路３８，３９の中に備
えることにより、この発明による効果を得ることができ
る。第７図においてキャツシユおよび制御回路を１台と
した場合、キヤツシユおよび制御回路を３台以上とした
場合、１台のキヤツシユおよび制御回路に対して１台あ
るいは３台以上のＣＰＵを接続した場合、ＩＯＰを１台
あるいは３台以上とした場合、メモリバス８を複数本の
メモリバスとした場合などの構成にしてもこの発明を同
様に使用できることは明らかである。

【図面の簡単な説明】

第１図はコンピユータシステムの構成図、第２図はキャ
ツシユの使用法を説明する図、第３図はアドレスアレー
プロツクで記憶しているデータのフイールド分割を示す
図、第４図はキヤツシユ無効化要求を出す条件を示す図
、第５図はシステムの論理アドレスあるいは実アドレス
の分割を示す図、第６図はこの発明のために使用する論
理回路の図、第７図はこの発明の他の実施例を示す図で
あり、１，２，３４〜３７はＣＰＵ、３，４はキヤツシ
ユ、５は主メモリ、６，７はＩＯＰ、８はメモリバス、
９はバス制御装置、１０はキヤツシユ無効化要求線、１
１はアドレスアレー、１２はアクセス指示線、１３はア
クセスプロツク指示線、１４はストアデータ線、１５は
フエツチデータ線、２４はアドレスレジスタまたはアド
レスゲート、２７はアドレスレジスタ、２９は比較器、
３１はフリツプフロツプである。

Claims (1)

1. 【特許請求の範囲】 １ 主メモリにつながり、かつキャッシュ（Ｃａｃｈｅ
   ）を備えた所定台数の中央処理装置と、上記主メモリを
   アクセスすることができる所定台数の入出力制御装置と
   からなるコンピュータシステムにおいて、上記のキャッ
   シュのデータ管理のためにストアスルー方式あるいはノ
   ンストアスルー方式を採用するとともに、論理回路を、
   ストア時のアドレスを記憶する手段、及びこのアドレス
   記憶手段から得たアドレスと今回のストア時のアドレス
   とを比較する手段を有し、この比較手段により、今回の
   ストア時のアドレスが前回のストア時と同一のキャッシ
   ュブロックに対するものかどうかを判別し、同一キャッ
   シュブロックに対しては１回のキャッシュ無効化要求を
   出すことができるよう構成し、上記論理回路を、上記中
   央処理装置あるいは入出力制御装置に具備せしめたこと
   を特徴とするコンピュータシステム。 ２ キャッシュを備えた所定数の回路と、上記のキャッ
   シュを備えた回路を共用できる所定数の中央処理装置と
   、キャッシュを備えた回路につながる主メモリと、上記
   主メモリをアクセスすることができる所定数の入出力制
   御装置からなるコンピュータシステムにおいてキャッシ
   ュのデータ管理のためにストアスルー方式あるいはノン
   ストアスルー方式を採用するとともに、論理回路を、ス
   トア時のアドレスを記憶する手段、及びこのアドレス記
   憶手段から得たアドレスと今回のストア時のアドレスと
   を比較する手段を有し、この比較手段により、今回のス
   トア時のアドレスが前回のストア時と同一のキャッシュ
   ブロックに対するものかどうかを判別し、同一キャッシ
   ュブロックに対しては１回のキャッシュ無効化要求を出
   すことができるよう構成し、上記論理回路を、上記中央
   処理装置、入出力制御装置あるいはキャッシュを備えた
   上記回路に具備せしめたことを特徴とするコンピュータ
   システム。