JPS6158060A - 逐次化制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主記憶装置（ＭＳＵ）と、バッフ１ストレー
ジ（ＢＳ）を有する１台以上の中央処理装置（ＣＰＵ）
と、１台以上の入出力制御装置（ＣＩＩＰ’Ｊ　と、上
記主記憶装置（ＭＳＵ）と中央処理装置（ＣＰＵ）、及
び入出力制御装置（ＣＨＰ）の中間に記憶制御装置（Ｍ
ＣＵ）を備えたデータ処理システムにおいて、上記入出
力制御装置（ＣＨＰ）から上記主記憶装置（ＭＳＵ）に
ストアアクセスがあった時に必要な、上記中央処理装置
（ＣＰＵ）内のバッファストレージ（ＢＳ）に対する無
効化処理に伴う記憶制御装置（ＭＣＵ）内での逐次化制
御方式に関する。

第３図は、上記データ処理システムの構成を示した図で
あって、１は主記憶装置（ＭＳＵＩＩｌ、〜＃ｎ）、　
２は記憶制御装置（ＭＣＵ）、　３は中央処理装置（Ｃ
ＰＵＩＩＩ〜Ｉｎ）、　４は入出力制御装置（ＣＩＩＰ
＃１〜１ｔｎ）である。

一般に、入出力装置が行うデータ転送処理は、中央処理
装置（以下ｃｐｕと云う）３が主記憶装置（以下ＭＳυ
と云う）１上に必要な情報（例えば、入出力装置アドレ
ス１データを転送する対象の主記憶アドレス、転送する
データ量、コマンド等）を格納し、入出力制御装置（以
下ＣＨＰと云う）４に対してデータ転送要求を発信する
。

ＣＩＩＰ　４はＣＰＵ　３からの該要求を受信すると、
受信したことを示す認識信号と共に状ｌ　（ＣＧ）をＣ
ＰＵ３に返信し、ＣＰＵ３は該認識信号と状態（ＣＯ）
の受信によってＣ，ｌＩＰ　４に対する要求を終了し、
他の処理を実行するように動作する。

一方、Ｃ）ＩＦ　４は予めＭＳＵ　ｌ上に格納されてい
る上記情報に従って、一連のデータ転送処理を行い、該
データ転送処理が終了した後、終了時のＣＨＩ’　４内
の状態を、ＭＳ［Ｉ　１上の特定された領域に状態語と
して格納した後、ＣＰＵ　３に対して割り込み信号（例
えば、終了割り込み）を発信し、上記データ転送処理の
終了を１告する。

ＣＰｔ１３は、該割り込みを受信すると、それ迄行って
いた処理を中断し、該データ転送要求に伴う状態語の内
容を検査し、該データ転送が正常に終了したか否かを判
定し、引き続きその後処理を行うように動作する。− 上記のデータ処理システムにおいて、若し、ＣＰＵ３が
バフファストレージ（Ｏ５）　３１を備えている場合、
複数（７）ＣＰＵ（１１〜Ｉｎ）　３　（７）内ノ１ツ
ノＣＰｕ（例えば、＃１）３がＭＳＵ（１１〜Ｉｎ）　
ｌに対してストアアクセスを行い、該ストアアクセスが
他のＣＰＵ　（例えば、＃２〜＃ｎ）３のデータ処理に
関係がある場合、該ＣＰＵ（＃１）　３は記憶制御装置
（以下ＭＣＵと云う）２に対して、当該アドレスのスト
アアクセス要求の後に逐次化要求信号を送出する。

ＭＣＵ　２は該ストアアクセス要求により、ＭＳｕ　ｌ
にデータ書き込みを行うと共に、他の各ＣＰＵ　（１２
〜＃ｎ）３に対して、バッファストレージの当該アドレ
スの無効化処理を行うアドレス情報と、無効化信号を送
出し、該逐次化要求信号により逐次化信号を他の各ＣＰ
Ｕ　（１２〜＃ｎ）３に送出する。

該逐次化信号を受け取ったＣＰＵ（１１２〜＃ｎ）３は
現在実行している処理を中断して、それぞれのバッファ
ストレージ（ＢＳ）　３１の当該アドレスの内容を無効
化する処理を実行する。

そして、ＭＣＵ　２は該逐次化要求信号を送出したＣＰ
Ｕ（Ｉｌｌ）の後続するアクセスを、他のｃｐυ（＃２
〜ＩＩｎ）に対して逐次化信号を送出する迄停止する。

然して、ＣＩＩＰ（＃１〜Ｉｎ）　’４からＭＳＵ（１
１〜ｉｎ）　１に対してストアアクセスを行った場合、
ＭＣＵ　２がアドレス情報と共にバッファストレージ（
ＢＳ）無効化信号を各ＣＰＵ（Ｉｌｌ〜＃ｎ）３に送出
するが、前記逐次化信号を送出していないので、各ＣＰ
Ｕ（＃１〜＃ｎ）３内で、実際にバッフ１ストレージ（
ＢＳ）の当該アドレスの内容を無効化する処理が実行さ
れたかどうか認識することができない。

一方、ＣＨＰ（１１〜Ｉｎ）　４がＭＳＩＪ（＃１〜ｌ
１ｎ）　１に対して前記状態語の書き込みを行った場合
、にＰＵ（Ｉｌｌ〜＋Ｉｎ）　３に対して最新の状態語
を見せる必要があり、各ＣＰｕ（１１〜Ｉｎ）が持って
いるバッファストレージ（ＢＳ）に格納されている当該
状態語を無効化する必要がある。

又、ＣＨＰ（＃１〜ｔｌｎ）　４はＭＳＵ（Ｉｌｌ〜Ｉ
ｎ）　１に対する該状態語の格納が終了しない限り、各
ＣＰＵｍ〜＃ｎ）３に対する割り込み信号の発信を行う
ことができない。

又、ＣＩＩＰ（８１〜Ｉｎ）　４から見たＭＳＵ（Ｉｌ
〜Ｉｎ）　１に対する状態語格納要求は、ＭＣＵ　２が
その要求を受け取った時点で終了したかのように見える
が、実際にはＭＳＵ（＃１〜＃ｎ）１の状態によってＭ
ＣＵ　２内に暫く残るようなことがある。

従って、今迄は、これらの事態を予想して、ＭＳＵ（＃
１〜＃ｎ）１の状態によって待たされる最悪のケースに
合わせて、各ＣＨＰ（ｉｌｌ〜Ｉｎ）　４内において時
間を計数して割り込み信号を発信していたので、状態語
の格納が終了しても暫くは、ＣＰＵ（＃１〜１ｔｎ）３
に対して割り込み信号を発信し得ないケースがあり、各
ＣＨＰ（１１〜ｆｉｎ）　４がＭＳＵ（［〜Ｉｎ）　１
に対して状態語を格納した時の効率的な割り込み発信方
式が待たれていた。

〔従来の技術〕

前述のＣＨＰ（＃１〜＃ｎ）　４からＭＳＵ（１１〜Ｉ
ｎ）　１に対して、状態語のストアアクセスがあった時
のＭＣＵ２に対する従来方式の該ストアアクセス要求動
作。

及びバッファ無効化処理動作を第２図によって説明する
。

第２図において、２．４は第３図で説明したものと同じ
ものである。

本図においては、説明を簡単にする為にＣＰＵ（ＩＩ〜
Ｉｎ）を２個のＣＰＵ　３１．及び３２で示し、Ｃ）Ｉ
Ｐ（ｌ１１〜＃ｎ）を１個のＣＨＰ　４で示している。

先ず、比較の意味で、ＭＣＵ　２に対して１つのＣＰＵ
　３１からストアアクセス要求があった時の、他のＣＰ
Ｕ　３２に対するバッファストレージ（ＢＳ）の当該ア
ドレスの内容に対する無効化処理（以下ＢＳ無効化処理
と云う）の動作から説明する。

今、ＣＰＵ　３１からＭＳＵ　１′に対してストアアク
セスがあり、該ストアアクセスが他のＣＰＵ　３２にお
けるデータ処理に関係がある場合（例えば、テスト＆セ
ット命令の実行時等）、該ＣＰＵ　３１はＭＣＵ　２に
対して、ＭＳｔｌアクセス要求、アドレスと共に逐次化
要求信号（ＳＲＱ）を送出する。

ＭＣＵ　２においては、「アドレス変換、　ＭＳＵアク
セス要求要求性は部」２１１において、上記アクセス要
求を受け付け、論理アドレス−実アドレス変換を行って
から、優先回路２３で他のアクセス要求との優先制御を
行い、優先度の高いアクセス要求のみが選択されて、タ
イミング制御部２４を起動し、予め定められたタイミン
グに従って、ＭＳｔｌ　１に対する起動信号、及びアド
レスが送出されると共に、キュー構造のバッファ無効処
理部２５に、当該アクセスのアドレスと、上記逐次化要
求信号（ＳＲＱ）がバッファ無効指示として投入される
。この時、上記逐次化要求信号（ＳＲＱ）はバッファ無
効化処理部２５の逐次化処理フラグ部２５１１に投入さ
れる。

バッファ無効化処理部２５においては、該投入されたバ
ッファ無効化指示を順次取り出して、他のＣＰＵ　３２
に送出する。

該バッファ無効化指示を受け取ったＣＰＵ　３２は、上
記逐次化処理フラグ（ＳＲＦ）を識別すると、その時実
行していた処理を総て中断して、ＢＳ無効化処理を実行
するが、該フラグがない時は、ｉｇ　３　Ｓ無効化処理
の指示を保持しておいて、空き時間にＢＳ無効化処理を
実行するように動作する。

即ち、あるＣＰＵ　３１のストアアクセスに対する、他
のＣＰＵ　３２でのＢＳ無効化処理は、該ストアアクセ
スを行ったＣＰＵ　３１の処理とは独立に実行される所
に特徴がある。

然して、ＣＨＰ　４からＭＳＵ　１に、例えばデータ転
送動作終了後において、状態語の１ストアアクセスがあ
った場合には、総てのＣＰｔ１３１．３２に対して、該
状態語が格納されているバッファストレージ（ＢＳ）の
アドレスに対して上記ＢＳ無効化処理を行う必要がある
。

この時、従来方式においては、ｉＳＵアクセス要求信号
と、当該アドレスのみをＭＣＵ　２に送出し、ＭＣＵ　
２における「アドレス変換、　ＭＳＵアクセス要求要求
性は部」２２が該要求を受け付けると、上記のように当
該論理アドレスは実アドレスに変換された後、優先回路
２３に送出され、優先度が高いと、タイミング制御部２
４を起動し、予め定められたタイミングに従って、ＭＳ
Ｕ　１に対する起動信号、及びアドレスが送出されると
共に、キュー構造のバッファ無効処理部２５に当該アク
セスのアドレスのみがバッファ無効指示として投入され
る。

Ｃ）ＩＰ　４においては、ｌ’ｌｃＵ　２からＢＳ無効
化処理終了信号を受け取ることもないので自ＣＩＩＰ内
において、前述のように適当なタイミングをとってＣＰ
Ｕ３１．３２に対して割り込み信号を発信するように動
作する。

〔発明が解決しようとする問題点〕

従って、従来方式においては、ＭＣＵ　２から該状態語
のＭＳＵ　１に対する格納が終了し、且つ各ＣＰＵ３に
おいてＢＳ無効化処理が実行されても、ＣＩＩＰ　ｄ内
でのタイマがオーバフローする迄は、各ＣＰＵ　３に対
して割り込みの発信ができないと云う問題があった。

本発明は上記従来の欠点に鑑み、あるＣＨＰ　４がＭＳ
Ｕ１に対して、前記状態語のストアアクセスを行った時
、当該アドレスに逐次化要求信号を付加してＭＣＵ　２
に送出し、ＭＣ１ｌ　２においては、上記逐次化要求信
号を検出した時、該ストアアクセスに対するＢＳ無効化
指示を各ＣＰＵ　３に送出した時点で、各ＣＰＵ　３に
逐次化信号を送出すると共に、当該ｃ＋＋Ｐ４にＢＳ無
効化処理終了信号を送出するようにして、ＣＰＵ　３に
対する無駄のない割り込みができる方法を提供すること
を目的とするものである。

〔問題点を解決する為の手段〕

そしてこの目的は、入出力制御装置（ＣＨＰ）から上記
記憶制御装置（ＭＣＵ）に対する主記憶装置（ＭＳＵ）
への状態語の格納要求に伴い、該状態語の最終格納要求
を示す制御″信号を付加すると共に、該記憶制御装置（
ＭＣＵ）では、上記最終格納要求の制御信号を認識し、
該制御信号を発信した入出力制御装置（ＣＨＰ）からの
上記制御信号が付加されている格納要求と、それ以前の
、該記憶制御装置（ＭＣＵ）内に残っている総ての格納
要求の主記憶装置（ＭＳＵ）への格納処理を終了させる
と共に、上記最終格納要求の制御信号が付加された格納
要求処理に伴う当該アドレスの上記パンファストレージ
（ＢＳ）に対する無効化処理（バッファ無効指示の送出
）が終了した後において、総ての中央処理装置（ＣＰＵ
）に対して逐次化信号を発信すると共に、上記入出力制
御装置（ＣＨＰ）に対して最終格納要求終了を報告し、
該入出力制御装置（ＣＩＩＰ）では該最終格納要求終了
の報告を契機に次の処理を起動する本発明の逐次化制御
方式によって達成される。

〔作用〕

即ち、本発明によれば、ＣＨＰ　４からのＭＳＵ　ｉへ
の状態語の最終格納要求をＭＣＵ　２に送出する時、逐
次化要求信号（ＳＨＲＱ）を付加して送出することによ
り、ＭＣＵ　２は該逐次化要求信号（ＳＥＲＱ）を付加
した格納要求と、それ以前のＣＩ（Ｐ　４からの格納要
求（注目している格納動作に伴う一連の格納要求）を総
て処理すると共に、上記逐次化要求信号（ＳＥＲＱ）を
付加した格納要求に伴うバッファストレージＣＢＳ）無
効化指示をＣＰＵ　３に送出後、逐次化信号をＣＰＵ３
に送出した時点で、ＣＨＰ　４に対してＢＳ無効化処理
終了信号（ＳＥＰ　ＥＮＤ）を発信し、ＣＨＰ　４では
該終了信号を受信したことを契機に、ＣＰＵ　３に対し
て割り込み動作を行うように動作するので、確実に、然
も無駄な時間を費やすことなく割り込み動作を行うこと
ができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例をブロック図で示したもので
、第２図と同一記号は同一機能ブロックを示し、フリッ
プフロップ２６．２７．及びオア回路２８１゜及び２８
２で構成される回路が本発明を実施するのに必要な逐次
化制御回路である。

本発明を実施した場合においても、例えば、ｃｐＩＩ　
３１からｌ’ｌｓＵ　１に対してストアアクセスがあっ
た時の、他のＣＰＵ　３２に対するＢＳ無効化処理の動
作については、従来方式と同じであるので、ここではＣ
ＨＰ　４からｈｓｕ　ｉに対して、例えばデータ転送終
了後において、状態語のストアアクセスを行い、ＣＰＵ
　３１，３２内のバッファストレージ（ＢＳ）に格納さ
れている当該状態語を無効化する必要がある場合の動作
について説明する。

先ず、ＣＨＰ　４から上記状態語をＭＳＵ　１にストア
する為に、ＭＣＵ　２に対してＭＳＩＩアクセス要求、
及びアドレス情報を送出すると共に、前記逐次化要求信
号（ＳＥＩ？Ｑ）を送出する。

ＭＣＵ　２においては、上記アクセス要求、及びアドレ
ス情報を［アドレス変換、　ＭＳｔｌアクセス要求受け
付は部」２２で受信して、論理アドレスを実アドレスに
変換した後、該情報を優先回路２３に送出する。

一方、該状態語のストアアクセスに伴う上記逐次化要求
信号（ＳＥＲＱ）をフリップフロップ２６で受信し、優
先回路２３に送出する。

優先回路２３においては、他のアクセス要求との優先制
御を行い、当該ストアアクセスの優先度が高いと、タイ
ミング制御部２４を起動して、予め定められたタイミン
グによって、ＭＳＵ　１に対する起動信号、及びアドレ
スを送出すると共に、キュー構造のバッファ無効処理部
２５に、当該ストアアクセスのアドレスと、上記逐次化
要求信号（ＳＥＲＱ）をバッファ無効指示として投入す
る。この時、上記逐次化要求信号（ＳＢＲＱ）はバッフ
ァ無効化処理部２５の逐次化処理フラグ部２５１３に投
入される。

バッファ無効化処理部２５においては、該投入されたバ
ッファ無効化指示を順次取り出して、ＣＰＵ３１、及び
３２に送出する。

本発明の逐次制御回路においては、逐次化処理フラグ２
５１３の出力がオア回路２８１．及び２８２において論
理積がとれ、逐次化信号がＣＰＵ　３１．及び３２に送
出されると共に、フリップフロップ２７がセットされ該
出力信号によってフリップフロップ２６をリセットする
と共に、フリップフロップ２７の出力をＢＳ無効化処理
終了信号Ｃ３ＥＲＥＮＤ）　　としてＣＨＰ　４に送出
するように機能する。

ＣＰＵ　３１．及び３２においては、上記逐次化信号を
検出すると、現在実行している処理を中断して、該アド
レスに対してＢＳ無効化処理を実行する。

ＣＨＰ　４においては、上記ＩＳＳ無効化処理終了信号
（ＳＥＲＥＮＤ）を検出すると、ＭＳＵ　１　ニ’対す
る状態語のストアアクセスが完了したものとみなして、
ＣＰＵ３１．又はＣＰｔ１３２に割り込み信号を発信す
るように動作する。

このようにして、ＣＯＰ　４はＭＣＵ　２において、自
分の出した状態語のストアアクセスが総て完了したこと
を示す終了信号を、ＭＯＤ　２から受信してＣＰＵ３１
．又はＣＰｔ１３２に割り込み信号を発信することがで
きるので、状態語のストアアクセスに対する効率の良い
割り込みを行うことができる。

〔発明の効果〕

以上、詳細に説明したように、本発明の逐次化制御方式
は、ＣＩ（Ｐ　４からのＭＳＵ１への状態語の最終格納
要求をＭＣＵ　２に送出する時、逐次化要求信号（ＳＥ
ＲＱ）を付加して送出することにより、ＭＣＵ　２は該
逐次化要求信号（ＳＢＲＱ）を付加した格納要求と、そ
れ以前のＣＨＰ　４からの格納要求（注目している格納
動作に伴う一連の格納要求）を総て処理すると共に、上
記逐次化要求信号（ＳＥｌ？Ｑ）を付加した格納要求に
伴うバッファストレージ（ＢＳ）無効化指示をＣＰｔ１
３に送出した後、ＣＰｔ１３に逐次化信号を発信した時
点で、ＣＨＰ　４に対してＢＳ無効化処理終了信号（Ｓ
ＥＰ　ＥＮＤ）を発信し、ＣＨＰ　４では該終了信号を
受信したことを契機に、ＣＰＵ　３に対して割り込み動
作を行うように動作するので、確実に、然も無駄な時間
を費やすことなく割り込み動作を行うことができる効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロック図で示した図。 第２図は従来方式によるストアアクセス要求動作。 バッファ無効化処理動作をブロック図で説明する図。 第３図は本弁明に一連するデータ処理システムの構成を
示した図。 である。 図面において、 １は主記憶装置（ＭＳＵ）、２は記憶制御装置（ＭＣＵ
）。 ３．３１．３２は中央処理装置（ＣＰＩＩ）　。 ４は人出力制御装置（Ｃ）ＩＰ）　。 ２１１．２１２．２２は「アドレス変換、　８Ｓυアク
セス要求受け付は部」。 ２３は優先回路、２４はタイミング制御部。 ２５はバッファ無効処理部。 ＳＥＱ、　５ＥＲＱは逐次化要求信号。 ＳＥＰ　ＥＮＤはＢＳ無効化処理終了信号。 をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. 主記憶装置（ＭＳＵ）と、バッファストレージ（ＢＳ）
   を有する１台以上の中央処理装置（ＣＰＵ）と、１台以
   上の入出力制御装置（ＣＨＰ）と、上記主記憶装置（Ｍ
   ＳＵ）と中央処理装置（ＣＰＵ）、及び入出力制御装置
   （ＣＨＰ）の中間に位置し、上記中央処理装置（ＣＰＵ
   ）、及び入出力制御装置（ＣＨＰ）からの上記主記憶装
   置（ＭＳＵ）に対するアクセス要求を選択し、該主記憶
   装置（ＭＳＵ）の起動を行い、データの受け渡しのタイ
   ミング制御を行う記憶制御装置（ＭＣＵ）とからなるデ
   ータ処理システムであって、中央処理装置（ＣＰＵ）か
   らの命令に従って、指定された入出力装置と主記憶装置
   （ＭＳＵ）との間で、入出力装置から主記憶装置（ＭＳ
   Ｕ）へのデータ格納、又は主記憶装置（ＭＳＵ）から入
   出力装置へのデータ読み出しの、各データ転送処理を行
   い、主記憶装置（ＭＳＵ）上の特定の位置に状態語を格
   納することにより、指定された処理を終了して次の処理
   を実行していくような入出力制御装置（ＣＨＰ）におい
   て、該入出力制御装置（ＣＨＰ）から上記記憶制御装置
   （ＭＣＵ）に対する主記憶装置（ＭＳＵ）への状態語の
   格納要求に伴い、該状態語の最終格納要求を示す制御信
   号を付加すると共に、該記憶制御装置（ＭＣＵ）では、
   上記最終格納要求の制御信号を認識すると、該制御信号
   を発信した入出力制御装置（ＣＨＰ）からの上記制御信
   号が付加されている格納要求と、それ以前の、該記憶制
   御装置（ＭＣＵ）内に残っている総ての格納要求の主記
   憶装置（ＭＳＵ）への格納処理を終了させると共に、上
   記最終格納要求の制御信号が付加された格納要求処理に
   伴う当該アドレスの上記バッファストレージ（ＢＳ）に
   対する無効化処理が終了した後において、総ての中央処
   理装置（ＣＰＵ）に逐次化信号を発信すると共に、上記
   入出力制御装置（ＣＨＰ）に対して最終格納要求終了を
   報告し、該入出力制御装置（ＣＨＰ）では該最終格納要
   求終了の報告を契機に、次の処理を起動することを特徴
   とする入出力制御装置（ＣＨＰ）における逐次化制御方
   式。