JPS5922462A - 通信制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、電子計算機の制御下にある通信制御装置を介
し、電子計算機同士の半二重通信を行う通信制御方式に
関するものである。

（背景技術） 従来、低速の半二重通信（１９，２１（Ｌ）Ｉ）Ｓ以下
）を行う通信制御装置内には、マイクロ・プロセッサ・
インタフェースを持った通信用ＬＳＩを持っており、１
キヤラクタ送信毎または受信毎にマイクロ・プロセッサ
に割込みを掛けていた。これは通信速度が低速であるた
め、１キヤラクタ送信または受信し、次のキャラクタ送
信または受信までに割込み処゛埋をして、マイクロ・プ
ロセッサが次に送信するキャラクタを書込みまたは、受
信したキャラクタを読取り可能のためである。

次に、高速の半一二重通信（３２ｋｂｐｓ以上）を前述
のような方法において実現しようとすると、割込み処理
が次のキャラクタの送信または受信までに間に合わず、
送信においては次に送信すべきキャラクタの書込み遅れ
（以下これをアンダーシンと言う）が、また受信におい
ては、前に到着したキャラクタを読取る以前に次のキャ
ラクタが到着してしまい、読取り遅れ（以下これをオー
バランと言う）が発生してしまう。そこでこのような場
合、１キヤラクタ毎にマイクロ・プロセッサに割込みを
掛けず、この信号は、マイクロ・プロセッサが通信用Ｌ
ＳＩ内のキャラクタ読取りあるいは書込み待ち信号であ
るウェイト信号を作成する要因として使用し、いくつか
のキャラクタより成る情報の区切りであるフレームの送
信または受信の終了毎に割込みを掛けることにより、割
込み処理の遅れによるアンダーラン及びオーバランの問
題は解決される・。

ここで非同期に発生する受信の場合を考えると、マイク
ロ・プロセッサは、フレームを受信すべく受信ウェイト
状態でフレームの到着を待ち構えていないと、受信し損
うことになる。ウェイト状態の間、他の仕事は勿論、割
込みも受は付けられない状態である。このように、いつ
発生するがわからない非同期の受信に、マイクロ・プロ
セラサラ専有されてしまうと言う欠点があった。

（発明の課題）一 本発明において、これら欠点を解決するために高速の半
二重通信を行うに当り、送信側通信制御装置から相手に
送信したいデータの入ったメイン・フレームを送信する
前に、予めメイン・フレームが来ることを示す予告フレ
ームを送信し、受信側通信制御装置の受信準備が完了す
るまで一定時間を置いた後、メイン・フレームを送信す
ることにより、受信側通信制御装置において受信データ
の受は損いゃマイクロ・プロセッサ用受信のため専有さ
れることな（受信を可能とした。

（発明の構成及び作用） 以下詳細に説明する。図１〜４に本発明の一実施例を示
す。図１は電子計算機と通信制御装置の構成図である。

マイクロ・プロセッサ（μＰＲ）は電子計算機本来の仕
事の他、通信制御装置の制御も行う。主記憶装置（ＭＭ
）は電子計算機本来の仕事をさせるプログラムの他、通
信制御用プログラム及び送受信データ・バッファを格納
している。

図２は通信用ＬＳＩの構成図である。ハイレベル・デー
タリンク制御手順のフレーム構成を用いている通信用Ｌ
ＳＩの機能概要を以下に示す。

・マイクロ・プロセッサ用のバス・インタフェースを持
つ。

・送信データの並列から直列への変換及び受信データの
直列から並列への変換機能。

・通信制御装置アドレスの一致検出機能。

・フレーム・チェック・シーケンスの自動付加、検出機
能。

・フレーム・チェック０シーケンス、アンダーラン及び
長さの短い無効フレームのエラー検出及び通知機能。

・マイクロ・プロセッサへの割込み機能。

・送受信データの自動“′０″挿入／除去機能。

・ハイレベル・データリンク制御手順のフレーム構成を
用いている。

通信用ＬＳＩは前述のような機能を持っており、マイク
ロ・プロセッサ・インタフェースとして、通信用ＬＳＩ
の内部レジスタを指定するアドレス情報を送出するアド
レスバス（ＡＤＢ）、送受信データ及び制御用コマンド
を送出するデータ・バス（Ｉ）Ｂ）、フレームの送受信
終了をマイクロ・プロセッサに通知する割込み信号（Ｉ
ＮＴ）、内部レジスタの読取り信号（ＲＤ　）、内部レ
ジスタの書込み信号（ＷＲ）より成る。マイクロ・プロ
セッサより読み書き可能なレジスタは、送信データ保持
レジスタ（ＴＨＲ）、受信データ保持レジスタ（■七Ｈ
１（）、コマンド・レジスタ（ＣＩも）、割込みレジス
タ（ＩＲ）、状態レジスタ（ＳＲ，）及び通信制御装置
アドレス・レジスタ（ＡＲ）である。送信データ保持レ
ジスタ（ＴＨＲ）は、次に送信される１キヤラクタのデ
ータを書込み、一時保持するレジスタで、この内容が送
信レジスタ（Ｔ几）に移り空になると、データ書込み要
求（ＤＲＱＯ）が立つ。受信データ保持レジスタ（Ｒ１
−１１（、）は、受信された１キヤラクタのデータを一
時保持するレジスタで、受信レジスタ（１７４も）から
受信された１キヤラクタが書込まれると、データ読取り
要求（１）ＲＱＩ）が立つ。コマンド・レジスタ（ＣＲ
）は、通信用ＬＳＩを制御する送信アクト、受信アクト
やフレーム・チェック・シーケンス付加などのコマンド
を書込むレジスタである。割込みレジスタ（ＩＲ）は、
フレーム送受信終了時に正常終了か異常終了かの結果が
示されているレジスタである。状態レジスタ（ＳＲ）は
、フレーム送受信終了時、割込みレジスタ（ＩＲ）に異
常終了の表示があった場合に、その要因であるフレーム
・チェック・シーケンス・エラー、オーバラン・エラー
及び無効フレーム・エラーの表示がある。マイクロ・プ
ロセッサに割込みがあった場合、マイクロ・プロセッサ
は、割込みレジスタ（ＩＲ）と状態レジスタ（Ｓｌｌ’
ｔ）の内容を解析して、フレームの送受信状態を判断す
る。通信制御装置アドレス・レジスタ（ＡＲ，）は、シ
ステム設定時にこの通信制御装置のアドレスをユニーク
に設定し、書込むレジスタである。送信レジスタ（ＴＲ
）は、送信保持レジスタから書込まれる並列データを直
列データに変換するレジスタである。受信レジスタは、
直列に受信されるレジスタを並列に変換するレジスタで
ある。ゼロ挿入回路（’ＺＩ）は、フラグ（０１１１１
１１０）と他のデータとを区別するため、データに°゛
１″が５つ連続すると自動的に０”を挿入する回路であ
る。ゼロ削除回路（ＺＤ）は、データの中の連続する５
つの１″の後の０″を自動的に削除する回路である。

図３は、通信制御装置の構成図である。通信用■ノＳ■
、ウェイト・タイミング作成回路ＷＴＭ、ドライバ１月
もＵ及びレシーバＲＣＵより構成される。ウェイト・タ
イミング作成回路（ＷＴＭ）は、マイクロ・プロセッサ
が送信データ保持レジスタ（ＴＨＲ）への、または受信
データ保持レジスタ（Ｉ（、ＨＲ）からの、書込みまた
は読取り時に、データ書込み要求信号（ＤＲＱＯ）やデ
ータ読取り要求信号（ＤＲ，ＱＩ）から、マイクロ・プ
ロセッサのウェイト信号（ＷＡＩＴ）を作成する回路で
ある。ドライバ（１）ＲＶ）は、通信媒体へ送信する並
列データを駆動する回路であり、送信要求信号（Ｊ（、
Ｔ’Ｓ　）によりイネーブルされる。レシーバ（Ｒ，Ｃ
Ｖ　）は、通信媒体よりの直列データを受信する回路で
ある。

次に、送受信時における動作概要について説明する。送
信動作において、まず予告フレームの送信でマイクロ・
プロセッサは、通信用ＬＳＩのコマンド・レジスタ（Ｃ
Ｉも）に送信アクト・コマンドを１込む。すると、送信
要求信号（Ｉ（、ＴＳ）が出てドライバ（ＤＲＶ）がイ
ネーブルされ、通信用ＬＳＩから送出されたフラグがド
ライバ（ＤＲＶ）を介して通信媒体へ送信される。次に
、送信保持レジスタ（Ｔ’ＨＲ）に着信側通信制御装置
のアドレスを書込む。最後にコマンド・レジスタ（（Ｊ
Ｌ）にフレーム・チェック・シーケンス（Ｆｅ２）付加
コマンドを書込むと、アドレスの後にフレーム・チェッ
ク・シーケンス（Ｆｅ２）が付加され、さらにその後に
自動的にフラグが付加され、通信媒体に送信される。フ
ラグが通信用Ｌ’ＳＩから送信された時点で、マイクロ
・プロセッサに予告フレームの送信終了を知らせる割込
みが入る。そこでマイクロ・プロセッサはこの割込みを
解析して、着信側通信制御装置の準備が完了するまでの
時間を計測し、メイン・フレームの送信に移る。この間
、通４Ｍ用ＬＳＩは、自動的にフラグを連送し続ける。

メイン°フレームの送信は、まずマイクロ・プロセッサ
が、送信保持レジスタ（ＴＨＲ）に着信側通信制御装置
アドレスを書込み、次に制御部（ＣＴＬ）、情報部（Ｉ
ＮＦ）のデータと続く送信すべき情報部（ＩＮＦ）のデ
ータをすべて書込み終了すると、次にコマンド・レジス
タ（ＣＲ）Ｋフレーム・チェック・シーケンス付加コマ
ンドを書込む。すると、フレーム・チェック・シーケン
ス（Ｆｅ２）が付加され、その後に自動的にフラグが付
加され、メイン・フレームの送信終了を知らせる割込み
がマイクロ・プロセッサに入る。マイクロ・プロセッサ
はこの割込みを解析後、コマンド・レジスタ（ＣＲ）に
送信ディアクト・コマンドを書込み、フラグの送信を停
止させて一連の送信動作を終了する。ここで、送信すべ
き予告フレーム及びメイン・フレームは、主記憶装置（
ＭＭ）内の送信バッファに格納されているものを、マイ
クロ・プロセッサが通信用ＬＳＩに１バイト毎に転送す
るものである。

さらに、送信レジスタ（ＴＲ）に送信保持レジスタ（ｉ
″ＨＲ）のデータが移る度に、データ書込み要求（ＤＩ
もＱＯ）が立ち、マイクロ・プロセッサにデータの書込
みを要求するが、この信号はウェイト・タイミング作成
回路（ＷＴＭ）によりマイクロ・プロセッサヘウェイト
信号が出るため、送信保持レジスタ（ＴＨＲ）にデータ
を書込む際に、ソフトウェアはデータ書込み要求（１）
ＲＱＯ）を全く意識する必要がない。

次に受信動作について説明する。

まず、マイクロ・プロセッサは、通信用ＬＳＩのコマン
ド・レジスタ（ＣＲ）に受信アクト・コマンドを書込ん
で、フレーム受信可能な状態にしておく。着信側通信制
御装置において、予告フレームが到着すると、まず通信
制御装置アドレス・レジスタ（ＡＲ）と受信フレームの
アドレス部の一致が取られ、一致した場合にはデータ読
取り要求（ＤＲＱＩ）が立つ。不一致の場合には、以下
の動作は実行されない。この時、着信側においては受＋
＝準備が整っていない・ので、マイクロ・プロセッサは
アドレス部は勿論以下に続くフレーム・チェック・シー
ケンス（Ｆｅ２）も読取ることができない。そこで、状
態レジスタ（ＳＲ）にオーバラン・エラーがセットされ
、さらにこの予告フレームには制御部（ＣＴＬ）もない
ので、フレーム長が短いと言う無効フレーム・エラーも
セットされる。

（最低の有効フレーム構成はアドレス部、制御部（ＣＴ
Ｌ）とフレーム・チェック・シーケンス（Ｆｅ２）の４
バイトから成る。）そして、フレーム・チェック・シー
ケンス（Ｉ”Ｃ８）の後のフラグが受信された時点で受
信エラーを割込みレジスタ（ＩＬＬ）にセットし、マイ
クロ・プロセッサに割込む。そこで、マイクロ・プロセ
ッサは割込み要因を解析し、割込みレジスタ（ｉｔ）に
受信エラーが立っており、さらに状態レジスタ（ＳＲ）
Ｋオーバラン・エラー及び無効フレーム・エラーが立っ
ており、且つ、フレーム・チェック・シーケンス（ＦＳ
Ｃ）エラーが立っていないことにより、予告フレームを
受信したことを知り、メイン・フレームの受信なすべく
、マイクロ・プロセッサは、受信データ保持レジスタに
読取り命令を出して待つ。

この間、通信用Ｌ　Ｓ　Ｉは連送されて来るフラグを受
信し続けるが、これに対するアクションはない。

メイン・フレームが到着しアドレス部の一致が取られ、
データ受信要求（Ｄ　Ｈ，Ｑ　Ｉ　）が立つと、ウェイ
ト・タイミング作成回路（’ＷＴＭ）によりウェイトが
解除され、直にマイクロ・プロセッサはアドレス部を読
取り、以下に続く受信データを主記憶装置上の受信バッ
ファに転送する。そして最後にフレーム・チェック・シ
ーケンス（Ｉｉ’Ｃ８）　全読取り、それに続くフラグ
が受信された時点で、マイクロ・プロセッサに受信終了
割込みが入り、割込み解析後、コマンド・レジスタ（Ｃ
Ｒ）に受信ディアクト・コマンドを書込んで一連の受信
動作を終了する。図４に、送受信時における予告及びメ
イン・フレームのフレーム・フォーマットを示す。

（発明の効果） 以上述べたように、電子計算機同士の半二重通信（伝送
速度Ｉ　Ｍｂｐｓ程度）を行うに当り、非同期に発生す
る受信に対し、電子計算機が受信に専念していなくても
、受信データを受は損うことなく受信可能としたことに
より、通信制御装置内に通信専用のプロセッサを設けな
くても、それを利用する電子計算機により制御可能とし
たことにより、通信制御装置のハード量の削減が可能と
なり、経済化を図ることができる。

【図面の簡単な説明】

図１は電子計算機及び通信制御装置の構成と接続関係を
示す。図２は通信用ＬＳＩの構成を示す。 図３は通信制御装置の構成を示す。図４は、フレーム送
受信における予告及びメイン・フレームのフレーム・フ
ォーマットを示す。 μＰＩ（、・・・・・・マイクロ・プロセッサＭＭ・・
・・・・・・・主記憶装置 ＢＵ８・・・・・・マイクロ・プロセッサ・バスＪ）Ｉ
（Ｖ・・・・・・ドライバ　　　ＩｔＣＶ・・・・・・
レシーバＩＬｆ−ｆ　ｔ、ｔ・・・・・受信データ保持
レジスタＴｉ１Ｒ・・・・・・送信データ保持レジスタ
（ＬＪＬ、・・・・・・・・コマンド・レジスタ■几・
・・・・・・・・割込みレジスタ　ＳＲ・・状態レジス
タＡＩシ・・・・・・・通信制御装置アドレス・レジス
タＴ１も・・・・・・・・・送信レジスタ　ＲＲ＝、、
、曲受信レジスタＺ■・・・・・・・・パ０“挿入回路
　ＺＤ・・・・曲１１０Ｉ＋削除回路］）ＲＱＯ・・・
・・・データ送信要求１）ＲＱ　Ｉ・・・・・・データ
受信要求ＩＮＴ・・・・・・割込み信号　　ＴＤＴ・・
・・・・送信データ■ｔＩ）Ｔ・・・・・・受信データ Ｗ′Ｆへ４・・・・・・ウェイト・タイミング作成回路
ＷＴ　・・・・・・ウェイト信号　ＡＪ）Ｂ・・・・・
・アドレスバス１）Ｂ　・・・・・・データ・バス　Ｗ
Ｉ（、・・・・・・書込み信号１（、Ｉ）・・・・・・
読取り信号　　ＲＴ　Ｓ・・・・・・送信要求信号Ｆ・
・・・・・・・・フラグ　　　　Ａ・・・・・・・・・
アドレス部ＣＴＬ・・・・・・制御部　　　　ＩＮＦ・
・・・・・情報部ＦＣ８・・・・・・フレーム・チェッ
ク・シーケンス特許出願人 沖電気工業株式会社 特許出願代理人 弁理士　　　山　　本　　恵　　− 図１ 図２ 図３ 図４

Claims (1)

【特許請求の範囲】
1. マイクロ・プロセッサとそれに繋がる主記憶装置より成
   る電子計算器と、マイクロ・プロセッサのバスを介して
   接続される通信用ＬＳＩと、前記通信用ＬＳＩと通信媒
   体の中間に位置し両者に接続されているドライバ及びレ
   シーバより成る通信制御装置において、電子計算機が通
   信制御装置を介して相手の電子計算機と半二重通信を行
   うに当り、送信側通信制御装置から送信したいデータの
   入った本体であるメイン・フレームを送信する前に予め
   メイン・フレームが来ることを示す予告フレームを送信
   し、一定時間経過した後メイン・フレームを送信する−
   ことを特徴とする通信制御方式。