JPH0249584B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は、電子計算機の制御下にある通信制御
装置を介し、電子計算機同士の半二重通信を行う
通信制御方式に関するものである。

（背景技術） 従来、低速の半二重通信（19.2kbps以下）を行
う通信制御装置内には、マイクロ・プロセツサ・
インタフエースを持つた通信用LSIを持つてお
り、１キヤラクタ送信毎または受信毎にマイク
ロ・プロセツサに割込みを掛けていた。これは通
信速度が低速であるため、１キヤラクタ送信また
は受信し、次のキヤラクタ送信または受信までに
割込み処理をして、マイクロ・プロセツサが次に
送信するキヤラクタを書込み又は、受信したキヤ
ラクタを読取り可能なためである。

次に、高速の半二重通信（32kbps以上）を前
述のような方法において実現しようとすると、割
込み処理が次のキヤラクタの送信または受信まで
に間に合わず、送信においては次に送信すべきキ
ヤラクタの書込み遅れ（以下これをアンダーラン
と言う）が、また受信においては、前の到着した
キヤラクタを読取る以前に次のキヤラクタが到着
してしまい、読取り遅れ（以下これをオーバーラ
ンと言う）が発生してしまう。そこでこのような
場合、１キヤラクタ毎にマイクロ・プロセツサに
割込みを掛けず、この１キヤラクタ毎に割込みを
掛けていた信号は、マイクロ・プロセツサが通信
用LSI内のキヤラクタ読取りあるいは書込み待ち
信号であるウエイト信号を作成する要因として使
用し、いくつかのキヤラクタの送信または受信を
行つていた。キヤラクタよりなる情報の区切りで
あるフレームの送信または受信の終了毎に割込み
を掛けることにより、割込み処理の遅れによるア
ンダーラン及びオーバーランの問題は解決され
る。

ここで非同期に発生する受信の場合を考える
と、マイクロ・プロセツサは、フレームを受信す
べく受信ウエイト状態（すなわち、マイクロ・プ
ロセツサが、通信用LSIからのデータの読み込み
が完了して一時停止している状態）でフレームの
到着を待ち構えていないと、受信し損うことにな
る。ウエイト状態の間、他の仕事は勿論、割込み
も受け付けられない状態である。このように、い
つ発生するかわからない非同期の受信に、マイク
ロ・プロセツサを専有されてしまうと言う欠点が
あつた。

（発明の課題） 本発明において、これら欠点を解決するために
高速の半二重通信を行うに当たり、送信側通信制
御装置から相手に送信したいデータの入つたメイ
ン・フレームを送信する前に、予めメイン・フレ
ームが来ることを示す予告フレームを送信し、受
信側通信制御装置の受信準備が完了するまでの一
定時間を置いた後、メイン・フレームを送信する
ことにより、受信側通信制御装置において受信デ
ータの受け損いやマイクロ・プロセツサを受信待
機のため専有されることなく受信を可能とした。

（発明の構成及び作用） 以下詳細に説明する。図１〜４に本発明の一実
施例を示す。図１は電子計算機と通信制御装置の
構成図である。マイクロ・プロセツサμPRは電子
計算機本来の仕事の他、通信制御装置の制御も行
う。主記憶装置MMは電子計算機本来の仕事をさ
せるプログラムの他、通信制御用プログラム及び
送受信データ・バツフアを格納している。図２は
通信用LSIの構成図である。ハイレベル・データ
リンク制御手順のフレーム構成を用いている通信
用LSIの機能概要を以下に示す。

●マイクロ・プロセツサ用のバス・インタフエー
スを持つ。

●送信データの並列から直列への変換及び受信デ
ータの直列から並列へ変換機能。

●通信制御装置アドレスの一致検出機能。

●フレーム・チエツク・シーケンスの自動付加、
検査機能。

●フレーム・チエツク・シーケンス、アンダーラ
ン及び長さの短い無効フレームのエラー検出及
び通知機能。

●マイクロ・プロセツサへの割込み機能。

●送受信データの自動“０”挿入／除去機能。

●ハイレベル・データリンク制御手段のフレーム
構成を用いている。

通信用LSIは前述のような機能を持つており、
マイクロ・プロセツサ・インタフエースとして、
通信用LSIの内部レジスタを指定するアドレス情
報を送出するアドレスバスADB、送受信データ
及び制御用コマンドを送出するデータ・バス
DB、フレームの送受信終了をマイクロ・プロセ
ツサに通知する割込み信号INT、内部レジスタ
の読取り信号RD、内部レジスタの書込み信号
WRより成る。マイクロ・プロセツサより読み書
き可能なレジスタは、送信データ保持レジスタ
THR、受信データ保持レジスタRHR、コマン
ド・レジスタCR、割込みレジスタIR、状態レジ
スタSR及び通信制御装置アドレス・レジスタAR
である。送信データ保持レジスタTERは、次に
送信される１キヤラクタのデータを書込み、一時
保持するレジスタで、この内容が送信レジスタ
TRに移り空に成ると、データ書込み要求DRQO
が立つ。受信データ保持レジスタRHRは、受信
された１キヤラクタのデータを一時保持するレジ
スタで、受信レジスタRRから受信された１キヤ
ラクタが書込まれると、データ読取り要求DRQI
が立つ。コマンド・レジスタCRは、通信用LSI
を制御する送信アクト、受信アクトやフレーム・
チエツク・シーケンス付加などのコマンドを書込
むレジスタである。割込みレジスタIRは、フレ
ーム送受信終了時に正常終了か異常終了かの結果
が示されているレジスタである。例えば、通信用
LSIのエラー検出機能（内部論理回路）によりオ
ーバーラン・エラー、無効フレーム・エラー及び
フレーム・チエツク・シーケンス・エラーのうち
少なくとも１つが検出されると、異常終了結果と
して受信エラーがセツトされる。状態レジスタ
SRは、フレーム送受信終了時、割り込みレジス
タIRに異常終了の表示のあつた場合に、その原
因であるフレーム・チエツク・シーケンス・エラ
ー、オーバーラン・エラー及び無効フレーム・エ
ラーの表示がある。マイクロ・プロセツサに割込
みがあつた場合、マイクロ・プロセツサは、割込
みレジスタIRと状態レジスタSRの内容を解析し
て、フレームの送受信状態を判断する。通信制御
装置アドレス・レジスタARは、システム設定時
にこの通信制御装置のアドレスをユニークに設定
し、書込むレジスタである。送信レジスタTR
は、送信保持レジスタから書込まれる並列データ
を直列データに変換するレジスタである。受信レ
ジスタは、直列に受信されるレジスタを並列に変
換するレジスタである。ゼロ挿入回路ZIは、フラ
グ（01111110）と他ののデータとを区別するた
め、データに“１”が５つ連続すると自動的に
“０”を挿入する回路である。ゼロ削除回路ZD
は、データの中の連続する５つの“１”の後の
“０”を自動的に削除する回路である。

図３は、通信制御装置の構成図である。通信用
LSI、ウエイト・タイミング作成回路WTM、ド
ライバDRV及びレシーバRCVより構成される。
ウエイト・タイミング作成回路WTMは、マイク
ロ・プロセツサが送信データ保持レジスタTHR
への、または受信データ保持レジスタRHRから
の、書込みまたは読取り時に、データ書込み要求
信号DRQOやデータ読取り要求信号DRQIから、
マイクロ・プロセツサのウエイト信号WAITを
作成する回路である。ドライバDRVは、通信媒
体へ送信する直列データを駆動する回路であり、
送信要求信号RTSによりイネーブルされる。レ
シーバRCVは、通信媒体よりの直列データを受
信する回路である。

次に、送受信時における動作概要について説明
する。送信動作において、まず予告フレームの送
信でマイクロ・プロセツサは、通信用LSIのコマ
ンド・レジスタCRに送信アクト・コマンドを書
込む。すると、送信要求信号RTSが出てドライ
バDRVがイネーブルされ、通信用LSIから送出
されたフラグらドライバDRVを介して通信媒体
へ送信される。次に、送信保持レジスタTHRに
着信側通信制御装置のアドレスを書込む。最後に
コマンド・レジスタCRにフレーム・チエツク・
シーケンスFCS付加コマンドを書込むと、アドレ
スの後にフレーム・チエツク・シーケンスFCSが
付加され、さらにその後に自動的にフラグが付加
され、通信媒体に送信される。フラグが通信用
LSIから送信された時点で、マイクロ・プロセツ
サに予告フレームの送信終了を知らせる割込みが
入る。そこでマイクロ・プロセツサはこの割込み
を解析して、着信通信制御装置の準備が完了する
までの時間を計測し、メイン・フレームの送信に
移る。この間、通信用LSIは、自動的にフラグを
連送し続ける。

メイン・フレームの送信は、まずマイクロ・プ
ロセツサが、送信保持レジスタTHRに着信側通
信制御装置アドレスを書込み、次に制御部CTL、
情報部INFのデータと続く送信すべき情報部INF
のデータをすべて書込み終了すると、次にコマン
ド・レジスタCRにフレーム・チエツク・シーケ
ンス付加コマンドを書込む。すると、フレーム・
チエツク・シーケンスFCSが付加され、その後に
自動的にフラグが付加され、メイン・フレームの
送信終了を知らせる割込みがマイクロ・プロセツ
サに入る。マイクロ・プロセツサはこの割込みを
解析後、コマンド・レジスタCRに送信デイアク
ト・コマンドを書込み、フラグの送信を停止させ
て一連の送信動作を終了する。

ここで、送信すべき予告フレーム及びメイン・
フレームは、主記憶装置MM内の送信バツフアに
格納されており、マイクロ・プロセツサが通信用
LSIに１バイト（キヤラクタ）毎に転送するもの
である。さらに、送信レジスタTRに送信保持レ
ジスタTHRのデータが移る度に、データ書込み
要求DRQOが立ち、マイクロ・プロセツサにデ
ータの書込みを要求する。すなわち、この
DRQO信号が真になると、ウエイト・タイミン
グ作成回路WTMより出力されるウエイト信号は
真から偽に変化してマイクロ・プロセツサのウエ
イト信号入力端子に入力される。この結果、マイ
クロ・プロセツサはハード的に送信ウエイト状態
が解除されるので、マイクロ・プロセツサはプロ
グラム動作を開始して、送信データ保持レジスタ
THRにデータを書込む処理を行う。その後、マ
イクロ・プロセツサが通信用LSI内の送信保持レ
ジスタTHRにデータを書き込んだ時点でデータ
書き込み要求DRQOがオフとなる。そして、ウ
エイト・タイミング作成回路WTMより出力され
るウエイト信号は偽から真に変化してマイクロプ
ロセツサはウエイト状態となる。よつて、１キヤ
ラクタのデータがシリアルに送信して送信レジス
タTRは空になり、送信保持レジスタTHRから
送信レジスタTRにデータが伝送されて送信保持
レジスタTHRは再び空となる。なお、マイクロ
プロセツサが通信用LSIの送信保持レジスタ
THR（及び受信保持レジスタRTR）をアクセス
しないときはウエイト信号は常に偽であり、マイ
クロプロセツサは動作可能状態にあつて送信保持
レジスタTHRは空である。従つて、送信保持レ
ジスタTHRにデータを書込む際に、ソフトウエ
アはデータ書込み要求DRQOを全く意識する必
要がなく、ハードウエアの機能に従つて、ウエイ
ト状態では動作を停止し、ウエイト状態が解除さ
れた状態でプログラム動作によりデータを書込め
ばよい。なお、最終的にはウエイト信号が偽とな
りマイクロプロセツサが動作可能状態となつて送
信は終了する。

次に受信動作について説明する。

まず、マイクロ・プロセツサは、通信用LSIの
コマンド・レジスタCRに受信アクト・コマンド
を書込んで、フレーム受信可能な状態にしてお
く。着信側通信制御装置において、予告フレーム
が到着すると、まず通信制御装置アドレス・レジ
スタARと受信フレームのアドレス部の一致が取
られ、一致した場合にはデータ読取り要求DRQI
が立つ。不一致の場合には、以下の動作が実行さ
れない。この時、着信側においては受信準備が整
つていないので、マイクロ・プロセツサはアドレ
ス部は勿論以下に続くフレーム・チエツク・シー
ケンスFCSも読取ることができない。そこで、状
態レジスタSRにオーバーラン・エラーがセツト
され、さらにこの予告フレームには制御部CTL
もないので、フレーム長が短いという無効フレー
ム・エラーもセツトされる。（最低の有効フレー
ム構成はアドレス部、制御部CTLとフレーム・
チエツク・シーケンスFCSの４バイトから成る。）
そして、フレーム・チエツク・シーケンスFCSの
後のフラグが受信された時点でオーバーラン・エ
ラー及び無効フレーム・エラーが検出されたこと
から受信エラーを割り込みレジスタIRにセツト
し、マイクロ・プロセツサに割込む。そこで、マ
イクロ・プロセツサは割込み要因を解析し、割込
みレジスタIRに受信エラーが立つており、さら
に状態レジスタSRにオーバーラン・エラー及び
無効フレーム・エラーが立つており、かつ、フレ
ーム・チエツク・シーケンスFCSエラーが立つて
いないことにより、予告フレームを受信したこと
を知り、メイン・フレームの受信をすべく、マイ
クロ・プロセツサは、受信データ保持レジスタに
読取り命令を出してウエイト信号をセツトすると
共にメイン・フレームの到着を待つ。ウエイト信
号がセツトされた状態はマイクロ・プロセツサが
一時的に停止している状態である。この間、通信
用LSIは連送されてフラグを受信し続けるが、こ
れに対するアクシヨンはない。メイン・フレーム
が到着しアドレス部の一致が取られ、データ受信
要求DRQIが立つと（即ちDRQI信号が真になる
と）、ウエイト・タイミング作成回路WTMによ
りウエイトが解除される。ウエイト信号が解除さ
れると、マイクロ・プロセツサは直ちに命令コー
ドを解読して動作を開始し、始めに、アドレス部
を読取り、以下に続く受信データを主記憶装置上
の受信バフアに転送する。そして最後にフレー
ム・チエツク・シーケンスFCSを読取り、それに
続くフラグが受信された時点で、マイクロ・プロ
セツサに受信終了割込みが入り、割込み解析後、
コマンド・レジスタCRに受信デイアクト・コマ
ンドを書き込んで一連の受信動作を終了する。図
４に、送受信時における予告及びメイン・フレー
ムのフレーム・フオーマツトを示す。

（発明の効果） 以上述べたように、電子計算機同士の半二重通
信（伝送速度1Mbps程度）を行うに当り、非同
期に発生する受信に対し、電子計算機が受信に専
念していなくても、受信データを受け損なうこと
なく受信可能としたことにより、通信制御装置内
に通信専用のプロセツサを設けなくても、それを
利用する電子計算機により制御可能としたことに
より、通信制御装置のハード量の削減が可能とな
り、経済化を図ることができる。

なお、本発明では、キヤラクタ毎の処理は通信
用LSIで行い、マイクロ・プロセツサへの割込み
は複数のキヤラクタを有するフレーム毎に行うの
で、割込みの時間間隔は十分に長く、従つてオー
バーランやアンダーランは発生しない。

【図面の簡単な説明】

図１は、電子計算機及び通信制御装置の構成と
接続関係を示す。図２は、通信用LSIの構成を示
す。図３は、通信制御装置の構成を示す。図４
は、フレーム送受信における予告及びメイン・フ
レームのフレーム・フオーマツトを示す。 μPR…マイクロ・プロセツサ、MM…主記憶装
置、BUS…マイクロ・プロセツサ・バス、DRV
…ドライバ、RCV…レシーバ、RHR…受信デー
タ保持レジスタ、THR…送信データ保持レジス
タ、CR…コマンド・レジスタ、IR…割込みレジ
スタ、SR…状態レジスタ、AR…通信制御装置ア
ドレス・レジスタ、TR…送信レジスタ、RR…
受信レジスタ、ZI…“０”挿入回路、ZD…“０”
削除回路、DRQO…データ送信要求、DRQI…デ
ータ受信要求、INT…割込み信号、TDT…送信
データ、RDT…受信データ、WTM…ウエイ
ト・タイミング作成回路、WT…ウエイト信号、
ADB…アドレスバス、DB…データ・バス、WR
…書込み信号、RD…読取り信号、RTS…送信要
求信号、Ｆ…フラグ、Ａ…アドレス部、CTL…
制御部、INF…情報部、FCS…フレーム・チエツ
ク・シーケンス。

Claims (1)

1. 【特許請求の範囲】 １ データ処理と通信制御を行う単一のマイク
   ロ・プロセツサとそれに繋がる主記憶装置より成
   る電子計算機と、 マイクロ・プロセツサのバスを介して接続され
   る通信用LSIと、前記通信用LSIと通信媒体の中
   間に位置し両者に接続されているドライバ及びレ
   シーバより成る通信制御装置とから成り、 電子計算機が通信制御装置、通信媒体及び相手
   の通信制御装置を介して相手の電子計算機と半二
   重通信を行う通信システムにおいて、 前記半二重通信を行う際に、送信側通信制御装
   置から送信したいデータの入つた本体であるメイ
   ン・フレームを送信する前に予めメイン・フレー
   ムが来ることを示す予告フレームを受信エラーが
   発生するフレーム構成で送信した後に、一定時間
   経過した後メイン・フレームを送信し、 受信側通信制御装置は受信した予告フレームを
   受信エラーにより検出すると、メイン・フレーム
   を受信すべく、受信側電子計算機のマイクロ・プ
   ロセツサに割込みを掛けて該マイクロ・プロセツ
   サを受信ウエイト状態にすることを特徴とする通
   信制御方式。