JPS6043767A - インタ−フエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はデータシステムに関し、符にミ少舵の電気接続
を介して、マスクコンピュータによって遠隔制御され得
るスレーブコンピュータに関する。

〔従来技術〕

テスト下の装置の監視用のテスト装置のような種々の装
置を制御するために、コンピュータを使用することは周
知のことである。このようなシステムは、コンピュータ
をプログラムするために、周辺装置を含んでいる。例え
ば、計算システムには、手動で１語から成る命令を送出
するために一群の並列ビットスイッチが含まれているこ
とがある。それらの手動スイッチは、コンピュータに割
込みをかけるために、他のスイッチと共動できる０この
ようなシステムは、コンピュータを当初プログラムする
ために、テープリーダを有するテレタイプライタを俯え
ている。このシステムの欠点は、テープリーダや手動ス
イッチが使用されているので、プログラム作成、及び、
デノくラグに多大の時間を要することでおる。

一つの解決策としては、データを、マスクコンピュータ
と、スレーブコンピュータとの間で交換するためのリン
クを設けることである。各コンピュータの制御ラインと
１ｎ報ラインに互換性を持たせるために、インターフェ
ースが使用されプこ。これでは、スレーブコンピュータ
は、テスト装置を制御し、テスト装置から情報を得るた
めに使用される。スレーブコンピュータは、テープを一
方のコンピュータから他方のコンピュータへ転送スる必
要なしに、インターフェースを介して再プログラムされ
得る。このような構成においては、スレーブコンピュー
タは、情報をマスクコンピュータへ伝送シつつ、マスク
コンピュータによって制御され、同時に種々のテスト装
置を制御できる。

上記構成での問題は、マスクコンピュータがデータライ
ンを介してスレーブコンピュータニ接続されなけれはな
らない点である。短距離区間の場合には、単に重いケー
ブルの取扱いの問題にすぎない。しかし、これらのデー
タラインは、マスクコンピュータトスレープコンピュー
タとの間で可能な交信距離の拡大に対しては、厳しい制
限となる。代替策として、ソフトウェアの変更は、記録
された形でのプログラム情報によって行なわれてきた。

マスクコンピュータからの物理的位置に依存するスレー
ブコンピュータにとっての制約を減少させるため、マス
クコンピュータとスレーブコンビエータ間のデータ交信
リンクとしては、直列バスを使用するのが望ましい。こ
のような直列バスによって、モデムを介した通常の電話
回線で、データを伝送できるようになる。このようにす
れば、マスクコンピュータを固定した状態で、スレーブ
コンピュータを遠隔位置に移動できるので、スレーブコ
ンピュータの遠隔位置は大いに広がる。

スレーブコンピュータのプログラムを修正するに当って
、スレーブコンピュータからデータを得なければならな
いことが２い。これは、マスク、ｙ　、　）ｊ″！′ スレーブコンピュータが対話屋デバッグに使用される場
合には、特に重要である。スレーブコンピュータが、マ
スクコンピュータへ情報を転送し、そしてマスクコンピ
ュータから情報を転送しようとしているとき、直列ライ
ンバス全使用すると、同時伝送可能なデータ量に制限が
加えられる。これらの困難を克服するため、伝送される
情報は、伝送される以前に、バスと、スレーブコンピュ
ータのオペレーティングプログラムとの間で転換されな
ければならない。スレーブコンピュータがこのような時
間待ち行列機能を実行するＳ会には、そのメモリとプロ
グラムの一部は、この目的に使用され力ければならない
。

〔発明の概要〕

従って、直列バスとコンピュータとの間のインターフェ
ースは、自身の時間待ち行列機能ができることと、各々
の笑時間動作に互換性のある形で、直列バスとスレーブ
コンピュータとの間で情報全伝送できることが要望され
る。この要望に沿うことが本発明の目的である。

本発明は、コンピュータがあるタイミング−制御ネット
ワークを介して情報を受信しかつ提供する、コンピュー
タおよび直列バス間のインターフェースを企図するもの
でおる。該ネットワークは、夜な個のボートを通じて、
中間バスから得られた情報を、コンピュータに与え、ま
た、コンピュータから受信する。更に、マイクロプロセ
ッサとメモリが上記バスに接続されるので、マイクロプ
ロセッサは、情報が予定のフォーマットになるように、
ボートを制御できる。プログラム、及び、データメモリ
は、データ記憶のために同一のノ（スを使用する。この
ことによって、マイクロプロセッサは、ネットワーク、
及び、コンピュータを制御するため、ネットワークへ流
れる情報およびネットワークから流れる情報を使用でき
る。直列バスへの情報伝送や直列バスからのデータ伝送
のために、個別のボートが使用される。従って、プログ
ラム記憶メモリと、データ記憶メモリとを接続するため
、及び、別個の入出力ボート及び複数のボートを介して
受信された情報を伝送するため、同一の中間バスが使用
される。このシステムは、更に、直列バスでモデムに接
続されてもよい。

〔実施例〕

第１図に、並列／直列バスコンバータ１１のブロック図
ヲ示ス。コンバータ１１は、スレーブコンピュータ１３
に接続され、マスクコンピュータ１５への接続用の直列
バス１４を含んでいる。マスクコンピュータ１５への接
続ハ、バス１４への直接接続でもよいし、モデム（図示
せず）を用いてもよい。これらのモデムの１個は、モデ
ムコネクタ１７を使用して、バス１４に接続されている
。

スレーブコンピュータ１３は、並列バス１！Ｉ用いて、
並列／直列バスコンバータ１１に接続される。

望ましい実施例においては、スレーブコンピュータ１３
は、航空電子工学の中規模実＠室内の自動実験装置を制
御するために使用される２１ビツトコンピユータであっ
て、コンピュータ制御、及ヒ、表示パネルの一部である
。マスクコンピュータ１５は、通常、スレーブコンピュ
ータ１３をサポートするだめのソフトウェア開発用に使
用され′　る。ソフトウェアは、ここでは、マスタコン
ピユー１１５からスレーブコンピュータ１３へ伝送さレ
ル。マスクコンピュータハ、スレーブコンピュータ１３
と、その関連テスト装置（図示せず）をテストするため
にも使用される。本発明に関しては、このようなテスト
は、スレーブコンピュータ１３とその関連装置の、対話
型テストを含むものとする。当然なことに、本発明は、
マスタ／スレーブコンピュータ応用の広範囲な分野に適
用できる。

更に第１図において、マスクコンピュータ１５とスレー
ブコンピュータ１３との間でやりとりされる情報は、イ
ンターフェース回路２３で、直列モードから並列モード
への変換、または、その逆の変換が行なわれる。インタ
ーフェース回路２３は、マイクロプロセッサ２５によっ
て制御され、かつ、情報を一対のランダムアクセスメモ
リ（ＲＡＭ）２７に記憶することが可能である。中間バ
ス２９は、インターフェース回路２３と、マイクロプロ
セッサ２５と、及び、直列入出力ボートであるユニバー
サル非同期受信送信器（ＵＡＲＴ）３１との間での接続
のために使用される。ＵＡＲＴ３１は直列バス１４に接
続される。プログラマブルリードオンリメモリ（ＦＲＯ
Ｍ）３３も中間バス２９に接続すれ、マイクロプロセッ
サ２５のファームウェアプログラムのために使用される
。

マスクコンピュータ１５からスレーブコンピュータ１３
へ伝送される情報は、モデムコネクタ１７と直列バス１
４を介して、コンバータに送られる。

この情報は、ＵＡＲＴ３１で受信され、中間バス２９へ
供給される。該情報は、４個の入出力（Ｉｌｏ）ポート
４１〜４４の２９を介してバッファ３４′ｉｉ−通す、
スレーブコンピュータ１３へ伝送される。

特に入出力ポート４１および４２は、マスタコンピュー
タ１５からスレープコンビュ〜り１３へ向う情報を送出
するために使用される。入出力ボート４１および４２は
、スレーブコンピュータ１３へのデータを与え、かつ、
スレーブコンピュータ１３からの制御情報を受ける。続
いて、情報は、望ましい実施例では２１ビツトバスであ
る並列バス１９に、与えられる。情報を伝送するために
使用されるポート４１．４２をマイクロプロセッサ２５
が制御できるようにするため、上記情報は、入出力ポー
ト４１ふ・よび４２を通過する以前に、ＲＡＭ２７に記
憶される。制御レジスタ４５およびタイミング／制御ネ
ットワーク４７は、入出力ボート４１と４２からの’ｉ
Ｙ￥　報のシーケンス処理を実行し、その情報を、並列
バス１９上の適尚な端末機に提供する。

同様に、スレーブコンピュータ１３からのＩＪ　クーン
情報は、並列バス１９からインターフェース回路２３を
通して、マスクコンピュータ１５に与えられる。ポート
４３と４４は、スレーブコンピュータ１３への情報を株
証し、スレーブコンピュータ１３からの情報を提供する
ために使用されるリターンポートである。

中間バス２９に入る情報は、ＲＡＭ２７に記憶される。

ＲＡＭ２７に記憶された情報は、中間バス２９を介して
、直列伝送でＵＡＲＴ３１に供給され、こコカラ、直列
バス１４を介してマスクコンピュータ１５に供給される
とともに、及び、入出力ボ−ト４１と４２に壱ｉ合され
る。マスクコンピュータ１５との直列バス１４を介して
の情報のやりとりｆ−ｊ−るために、マイクロプロセッ
サ２５は、入出力ボート４１−４４、ＵＡＲＴ３１　、
制御レジスタ４５、及び、ＲＡＤ、η２７における記憶
の出力への情報の流れを制御する。

タイミング／制征ｊ回路４７は、インターフェース回路
２３がスレーブコンピュータ１３と互換性を持つように
するため、及び、第１図に示す回路の平衡をとるため、
一群のレジスタ、フリップフロップ、もしくは、他の順
次または組合せ論理回路を伽えてもよい。単純な、高い
互換性を有する実施例では、タイミング／ｆｉ’ｔｌｊ
御回銘４１は、一連の接Ｍｌ自己線でもよい。

マスクコンピュータから、モデムコネクタ１７を介して
送られたテークと酷令が、インターフェース回路２３と
並タリバス１９とを通して、マイクロプロセッサ２５に
よって、受信され、変換され、そして、以下に記載する
方法でスレーブコンピュータを制御する如くリレーされ
るように、マイクロプロセッサ２５は、所望の命令をＰ
ＲＯＭ３３に記憶させることによって、全体的にプログ
ラムされ得る。マイクロプロセッサ２５は、ボート４１
−４４、制御レジスタ４５、及び、ＵＡＲＴ３１を制御
するため、ボートデコーダ５１を使用する。

同様の装置は、ＰＲＯＭ３３　、及び、ＲＡＭ２γを制
御するため、メモリデコーダ５３として使用される。デ
コーダ５１．５３は、コンピュータ業界では周知の方法
で、ＵＡＲＴ、３１、入出力ポート４１−４４、レジス
タ４５、及び、メモリ２７　、３３に制御信号を提供す
る制御接続Ｃ８を用いて結合される。

望ましい実施例では、マイクロプロセッサ２５は、Ｉｎ
ｔｅ１社製の８０８５マイクロプロセツサである。入出
力ポート４１−４４は８２５５ボートであり、ＵＡＲＴ
３１は８２５１　ＵＳＡＲＴ（ユニバーサル同期非同期
受信送信器）ボートであり、これらはＩｎｔｅ１社から
販売されている。制御レジスタ４５　、ｊｆ（ は、Ｆａｉｒｃｈｉｌｄ　Ｓｅｍｌｃｏｎｄｕｃｔｏｒ
社から販売の７４ＬＳ２７３レジスタである。ＰＲＯＭ
３３は２７６４ＦＲＯＭであって、ＲＡＭ２７は２１１
４ＡＲＡＭ　であり、各装置は、やは９、Ｆａｉｒｃｈ
ｉｌｄ　Ｓｅｍ１ｃｏｎｄ−ｕ　ｃ　ｔ　ｏ　ｒ　社’
Ｒである。バスコンノく一夕が製造体制に入ると、上記
の構成部品は、他の部品と代替される可能性がおる。

マイクロプロセッサ２５は、マスクコンピュータ１５か
らの命令に従って、情報を制御するようにプログラムさ
れる。第２図に、プログラムの流れ図を示す。ここに見
られるように、プログラムにより、マスクコンピュータ
１５から受けた情報が、スレーブコンピュータ１３と互
換性をもつ方法テ、スレーブコンピュータ１３に伝送サ
レル。

この目的の達成に、出願人の使用した典型的プログラム
は、第２図の流れ図に従うものである。

第２図を参照すると、システムがオンされると、システ
ムはリセットルーチンに入り、イニシャルアイドル状態
になる。続いて、ＲＡＭ２７が初期設定され、それによ
りメモリがクリアされる。システムはアイドルルーズに
入り、ここで割込みを待つ。この間プログラムは、上記
のような割込みが受信されるまで、アイドルループをフ
ローし続ける。この段階で、ＵＡＲＴ３１は、マスタコ
ンピュータ１５からの命令の受信が可能である。論理ブ
ロックＩＮＴで割込みが受イｔされると、マスクコンピ
ュータからの命令は、ＵＡＲＴ３１を介して、中間バス
２９へ供給される。次に、チェックサムが生成されて、
このチェックサムは、伝送の完全性を検証するため、伝
送されてきたチェックサムと比較される。これらのチェ
ックサムが一致すれば、伝送は完全で誤りがないと看做
され、スレーブ命令としてスレーブコンピュータ１３へ
供給される。

スレーブ命令の実行に際し、スレーブコンピュータ１３
は、スレーブ命令がエラーと認められたか否かを示すリ
ターンを送る。スレーブ命令がエラーと判断されなけれ
ば、リターンはＯＫとされ、このリターンは伝送に適し
た形式で供給される。

続いて、リターンは、マスタコンピュータ１５へＵＡＲ
Ｔ３１を介して送信される。

コマンドシーケンスの後に、マスタコンピュータは、再
伝送を要求してもよい。その場合には、古仏送信要求は
、マスクコンピュータ１５からＵＡＲＴ３１へ伝送され
る。同様に、エラーが検出されると、適当なエラーデー
タと共に、エラー命令が伝送される。

伝送が正しく受信されれば、プログラムはアイドルシー
ケンスに戻シ、ここで、スタックが初期設定され、プロ
グラムはアイドルルーズに入る。

エラーが送信されると、システムは自動的にリセットさ
れる。

マスクコンピュータ１５とコンバータ１１との間の全て
の交信は、望ましくは、マスタコンピュータによって始
動される。次に、交信シーケンスハ、マスクコンピュー
タ１５からコンバータ１１への伝送バイトブロックの形
をとる。このブロックには、コンバータ１１からマスタ
コンピュータ１５への応答伝送バイトブロックが続く。

スレーブコンピュータ１３との通信は、マスクコンピュ
ータ１５からコンバータ１１への伝送信時と、コンバー
タ１１からマスタコンピュータ１５への送信時との間で
発生する。

各バイトのフォーマットは、望ましくは、７個の情報ビ
ット、及び、１個のパリティビットを含む８ビツトであ
る。パリティビットは、ＵＡＲＴ３１、または、マスク
コンピュータ内の同等の構成部分で生成若しくはテスト
（又は、生成かつテスト）されるので、不可視的である
。直列バス１４を弁してのＵＡＲＴ３１への伝送のフォ
ーマットを第３Ａ図に示す。ここでは、８ピツトから成
る各バイトは、水平のスペースで示されている。第１バ
イトは、自己を除いた、残りの伝送値のバイト数を示す
。第２バイトには、コンバータ１１が実行すべき命令が
含まれる。従って、この第２バイトは、マイクロプロセ
ッサ２５が実行すべき命令となる３゜命令の独類によっ
ては、オプショナルデータが含まれる。最後の２バイト
は、チェックサム自身を除く、全バイトの倍精度（ｄｏ
ｕｂｌｅ　ｐｒｅｃｉｓｉｏｎ）チェックサムである。

コンバータ１１は、交信上のバイト数の目安として、伝
送バイト長を使用する。巣に、コンバータ１１は、各バ
イト内のパリティエラーを検査し、バイトの数がバイト
カウントより少ないか否かを決定する。エラーが検出さ
れると、コンバータ１１は、その命令を実行しそいで、
適当なリターンを伝送する。パリティエラー、及び、長
さエラーなしに伝送が受信されれば、コンバータ１１は
、チェックサムを生成し、これを、伝送されてきたチェ
ックサムと比較する。エラーが検出されれば、コンバー
タ１１はエラーシーケンスに進み、該命令を実行せずに
、伝送を返す。

伝送が上記のようなエラーなしに受信されると、コンバ
ータ１１は、命令をデコードし、必要であれば、伝送デ
ータのフォーマットを作り直す。続いて、コンバータ１
１は、入出力ボート４１−４４をセットアツプし、スレ
ーブコンピュータ１３のクロックに同期する。次に、コ
ンバータ１１は、スレーブコンピュータ１３と、データ
をやシとすする。

命令の終了後、コンバータ１１は、スレーブコンピュー
タから受信したデータをリフオーマットし、ステータス
を設定し、マスクコンピュータ１５へ伝送を返す。この
ステータスはエラーを示すこともある。リターン伝送の
フォーマットを第３Ｂ図に示す。この場合、ステータス
を示す第２バイトは命令と同様であるが、ステータスが
コンバータ１１からマスタコンピュータ１５へ伝送され
る点だけが異なる。

マスクコンピュータ１５は、パリティニーｙ　−１長サ
エラー、及ヒチェックサムエ７　ｋ、コンバータ１１が
実行するのと全く同じようにテストする。パリティ、バ
イト長、または、チェックサムでエラーが検出されると
、マスタコンピュータ１５は、コンバータ１１に、直前
の伝送を再伝送するように要求する命令を送ることが可
能である。

これりのエラーが、いずれも検出されなければ１マスタ
コンピユータ１５は、コンバータ１１から返答されたス
テータスワードをテストしなければならない。ニジ−が
示されていない場合には、その命令は完了している。他
方、ステータスワードがエラーを示していれば、マスク
コンピュータ１５は、拡張ステータスを要求して、コン
バータ１１を通して、再度伝送を行なってもよい。コン
バータ１１からの返答伝送には、オプショナルデータバ
イト中に置かれた一連のステータス報告が含まれる。第
２バイトは、伝送中のオプショナルデータにステータス
報告が含まれることを単に示しているにすぎない。拡張
ステータスを受信すると、マスクコンピュータ１５は、
例、ｔば、ＵＡＲＴ３１に起因するエラー事象でのよう
に、命令を再送することができるし、もしくは、オペレ
ータにエラーを報告することも可能である。マスクコン
ピュータ１５からの特定命令は、特定レジスタ表示命令
、全レジスタ表示命令、レジスタをロードする命令、更
に、適轟な、テストやシーケンス命令を含んでいてもよ
い。

本発明の概念から離れることなく、本発明に各種変更を
加えることが出来ることは、これまでの望ましい実施例
の説明によって明らかである。例えば、制御レジスタの
ためのテスト、ボート（図示せず）は、コンバータに含
めることも期待される。

これ故に、本発明は、特許請求の範囲に記述した事項に
よってのみ茜定されるものと理解され度い。

【図面の簡単な説明】

第１図は、本発明に従って栴成されたコンピュータイン
ターフェース回路のブロック図である。 第２図は、第１図の回路の望ましい動作を示す概略図で
ある。第３Ａ図および第３Ｂ図は、第１図の回路の望ま
しい動作で生成されるデータのフォーマットを示す図で
ある。 １１・・・・インターフェース回路、１３・・１１ｅス
レープコ／ピユータ、１４・・・・直列ハス、１５・・
・拳マスタコンピユー１．１９−・・・並列バス、２５
・・・・マイクロプロセッサ、２７　・　・　・　中　
ＲＡｒｖｌｌ、　２　９　争　・　９　・　中間ノくス
、３１・・・・ＵＡＲＴ（ユニノ（−サル非同期受信機
送信機）、３３−−−−ＰＲＯＭ、４１．４２．４３．
４４・・・・入出力ボート、４５・・・・制御レジスタ
、４７・拳・・タイミング／制）卸回路、５１・・・Φ
ポートデコーダ、５３−・・・メモリデコ　、１（′１ 一ダ。 ＦＩＧ、３Ａ ＦＩＧ、　３８

Claims (8)

【特許請求の範囲】
1. （１）第１コンピユーＩＩ（１５）が、並列ノくス肖巨
   力を有する第２コンピユータ（１３）と、直列伝送モー
   ト°で交信するために使用されるシステム用インターフ
   ェース回路（１１）であって： ａ）第１コンピユータバス（１４）カＭｆｌｉｄ第１　
   コンピュータ（１５）と交信し； ｂ）第２コンビユータノ（ス（１９）　７５ｉｉＪ　記
   ？ｌＸ　２　：Ｉンピュータと交信し； Ｃ）中間バス（２９）を備え： ｄ）夕立くとも１個のボー）　（３１）が、ｉｉｊ記中
   間バス（２９）　ト前記第１コンピュータノくス（１４
   ）とに接続され； ｅ）少なくとも１個のボー）（４１）が、前記中間バス
   （２９）と、前記第２コンビユータノくス（１９）ヲ介
   シて前記第２コンピユータ（１３）とに接続され：ｆ）
   タイミング／制御装置（４５，４７）が、前記中間バス
   （２９）と前記第２コンピユータバス（１Ｂ）とに接続
   され； ｇ）ディジタルプロセッサ製置（２５）が、ＢｉＪ記中
   間バス（２９）と接続され、前記ボート（３１，４１）
   と前記タイミング／制御装置（４５，４７）とを制制し
   ； メそり装置（２７）が、前記中間バス（２９）上に現わ
   れる情報を記憶するため、前記プロセッサ（２５）に接
   続され；ｌ５ｉｌｌ記プロセツサ装置（２５）は、前記
   メモリ装置（２Ｔ）から前記中間バス（２９）への情報
   の転送を制御する場合に、前記情報が、受入れ可能フォ
   ーマットに適合しているとき、前記ボート（３１，４１
   ）の１方を通って、前記メモリ装置　（２９）から前記
   コンピュータバス（１４，１９）の１方へ伝送されるよ
   うに、制御することを特徴とするインターフェース回路
   。
2. （２）少々くとも１個のリターンボート（４３）が前記
   第２コンピユータ（１３）に接続された前記１個のボー
   ）　（４１）に接続され、前記リターンボー）　（４３
   ）は前記中間バス（２９）にも接続され、前記リターン
   ボ−）　（４３）は前記第２コンピユータ（１３）に供
   給された信号の指示を与えることを特徴とする特許請求
   の範囲第１項に記載のインターフェース回路。
3. （３）前記メモリ装置（２７）は少なくとも１個のラン
   ダムアクセスメモリ（ＲＡＭ）を含み、このＲＡＭ（２
   ７）は前記中間バス（２９）に接続されていることを特
   徴とする特許請求の範囲第１項に記載のインターフェー
   ス回路。
4. （４）プログラマブルリードオンリメモリ（ＦＲＯＭ）
   （３３）が、前記プロセッサ装置（２５）用のプログラ
   ム記憶を提供し； Ｍ’ｌＪ記ｐＲｏＭｃ３３）は、前記プロセッサ装置（
   ２５）との通信のため、前記中間バス（２９）に接続さ
   れていることを特徴とする特許請求の範囲第３項に記載
   のインターフェース回路。
5. （５）前記第２コンピユータ（１３）に接続された別記
   １個のボート（４１）は、前記第２コンピユータ（１３
   ）用の制御情報を提供し； 前記中間バス（２９）と、前記第２コンピユータバス（
   １９）を介して前記第２コンピユータ（１３）とに接続
   された第２ボー）　（４２）は、前記第２コンピユータ
   （１３）へデータ情報を提供することを特徴とする特許
   請求の範囲第１項又は第４項に記載のインターフェース
   回路。
6. （６）前記第１コンピユータ（１５）へ、また位、前記
   第１コンピユータ（１５）から伝送される前記情報は：
   ａ）前記情報の第１部分が、送信の長さの表示を提供し
   ； ｂ）前記伝送の第２部分が、伝送のタイプの表示を提供
   し： Ｃ）前記伝送の少なくとも最後の１部分が、チェックサ
   ムを含み； ｄ）データは、前記伝送タイプを示す部分と、前記チェ
   ックサムを示す部分との間に、１個以上の情報部分で提
   供され得る ことを特徴とする特許請求の範囲第１項に記載のインタ
   ーフェース回路。
7. （７）各情報部分は、８ビツトにより構成されるバイト
   であり； 前記チェックサムは、２バイト内に含まれることを特徴
   とする特許請求の範囲第６項に記載のインターフェース
   回路。
8. （８）　？ｉｉｌ　記ｔｇ　２コンピユータ（１３）に
   接続された前記１個のボート（４１）は、前記第２コン
   ピユータ（１３）用の制御情報゛を提供し； 前記中間バス（２９）と、前記第２コンピユータバス（
   １９）を介して前記第２コンピユータ（１３）とに接続
   された第２ポート（４２）は、ｍｌ記第２コンピュータ
   （１３）にデータ情報を提供し； 前記第２コンピユータ（１３）と交信する前記各ポー　
   ）　（４１，４２）は、前記各ポート（４１，４２）に
   接続された少なくとも１個のリターンポー１４４３゜４
   ４）を有し、このリターンボー１−（４３，４４）は、
   前記中間バス（２９）にも接続され、前記第２コンピユ
   ータへ伝送された情報の表示を提供し；前記第１コンピ
   ユータ（１５）と交信する前記ポート（３１）は、ユニ
   バーサル非同期受信送信機（ＵＡＲＴ）であることを特
   徴とする特許請求の範囲第１項、第４項、又は、第７項
   に記載のインターフェース回路。