JPS59221131A - デ−タ伝送ステ−シヨン - Google Patents

デ−タ伝送ステ−シヨン

Info

Publication number
JPS59221131A
JPS59221131A JP58096133A JP9613383A JPS59221131A JP S59221131 A JPS59221131 A JP S59221131A JP 58096133 A JP58096133 A JP 58096133A JP 9613383 A JP9613383 A JP 9613383A JP S59221131 A JPS59221131 A JP S59221131A
Authority
JP
Japan
Prior art keywords
transmission
data
reception
control unit
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58096133A
Other languages
English (en)
Inventor
Toshikatsu Watabe
渡部 利克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58096133A priority Critical patent/JPS59221131A/ja
Publication of JPS59221131A publication Critical patent/JPS59221131A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00Arrangements for monitoring or testing data switching networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Small-Scale Networks (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はデータの送受信時に生ずる異常状態を解析でき
るデータ伝送ステー7ヨンに関する。
〔発明の技術的背景〕
一般に電子計算機相互間のデータ伝送、又は電子計算機
と端末機相互間のデータ伝送方式には、送信側と受信側
とが、各1台のみで構成された1対l伝送方式や、複数
台の送受信装置で構成されたN対N伝送方式がある。
N対N伝送方式を用いたデータ伝送/ステムは、たとえ
ば第1図に示すように、電子汀1算穢又は端末機等で形
成されたN台のステーション1を1本の外部伝送IN!
r2に並列に接続し、電気又は元などの手段でデータを
送受信するものである。このように構成されたデータ伝
送システムにおける各ステージョン1は、たとえば第2
図のように構成されている。すなわち、図中3は、たと
えばCPU (中央処理装置)等の中央制御部でワシ、
この中央制御部3にパスライン4を介して記憶部5.伝
送コントローラ6等が接続されている。そして、伝送コ
ントローラ6は伝送路インターフェース7を介して前記
外部伝送路2に接続されている。
このように構成されたデータ伝送/ステムにおいて、あ
る特定のステーション1から他の特定のステーションへ
データを伝送する場合、送信ステーションの中央制御部
3は記憶部5内に記憶されたデータおよび受信ステーシ
ョンを示すアドレスを伝送データの1フレ+=−・ム内
に組込み、パスライン4を介して伝送コン゛トローラ6
へ送る。伝送コントローラ6は上記1フレームの伝送デ
ータを伝送路インターフェース、2を介して外部伝送路
2へ送出する。第1図の各ステーションは、外部伝送路
2の1フレームの伝送データCD’7ドレスを検索し、
このアドレスト自己のアドレスとが一致したとき上記伝
送データを受信する。
受信された伝送データは、第2図における伝送路インタ
ーフェース7を介して伝送コントローラ6へ入力された
後、中央制御部3にてパスライン4を介して記憶部5へ
格納される。
〔背景技術の問題点〕
しかしながら、上記のように構成されたデータ伝送シス
テムにおいては、次のような問題があった。
すなわち、このようなN対N伝送方式においては、送信
ステーションと受信ステーションとの間のデータの授受
が円滑に行なわれないことが時々生じる。たとえば、第
2図のステーション1において、パスライン4r 伝送
コントローラ6、伝送インターフェース7等に異んが生
じ、ぐ」 操作上は、中央制御部3がデータ外部伝送路2へ送出し
ていても、実際は送出されていない場合がある。また、
異常な形で送出される場合もある。この場合、受信ステ
−ンヨンは正規にデータを受信できないので、当然、上
記データに対する返信データを送出することはない。1
−たかって、前述の送信ステー7ヨンは相手の受信ステ
ーションからの返信データを待つ。その結果、二つのス
テーションは互いに相手の送信を待つ状態であるのでス
テーション相互間の伝送は途絶えることになる。また、
外部伝送路2に異常が生じた場合においても、上述した
例と同様に送受信ステーション相互間の伝送は途絶える
このような伝送が途絶える異常現象の発生頻度が低い場
合、その故障原因が、送信ステーション、受信ステーシ
ョン、外部伝送路のいずれに起因するのかを解析するこ
とは困難であった。
特に送受信ステーションの設置数が多いデータ伝送シス
テムの場合には特に困難であった。しだがって、データ
伝送システム全体の点検補修に多大の時間と労力を必要
としだ。
また、直接故障でない場合であっても、中央制御部3が
伝送コントローラ6を一定時間入力禁止状態に設定して
おいたために、受信データが伝送コントローラ6に入力
しないので送受信ステーション間の伝送が途絶えること
もある。
この場合においても、−直ちに異常原因、異常場所を解
析することは困難であった。
〔発明の目的〕
本発明は、このような事情に基づいてなされすることに
よシ、データ伝送システムにおける伝送異常時に原因解
析を迅速かつ容易に実施できるデータ伝送ステーション
1r:提供することにある。
〔発明の概要〕
本発明は、DMA制御部によって記憶部と入出力装置と
の間の送受信データの授受を行うデータ伝送ステー7ヨ
ンにおいて、正規の送受信データ伝送路の他に、上記人
出力mti!<と外部伝送路との接続部と上記記憶部と
を結ぶ1つ以上のモニタ用伝送路と、上記記憶部内にト
レースバッファとを設け、上記接続部を通過する送受信
データを上記トレースバッファに格納し、このトレース
バッファの記憶内容と、正規の送受信データ伝送路を介
して送受信バッファに格納されたデータとをモニタ表示
するととに:Jニー)で、異常個所を解析するデータ伝
送ステーションである。
実施例 第3図は本発明の一実施例に係るデータ伝送ステーショ
ンを示すブロック図である。
図中11はCPtJ等の中央制御部であり、この中央制
御部1ノにはパスライン12を介して記憶部1 :t 
、 DMA (直接メモリアクセス)制御部14と、伝
送コントローラ15および伝送路インターフェース16
よシなる入□出力装置17とが接続されている。また、
伝送路インターフェース16は各データ伝送ステー71
7間を結ぶ外部伝送路18に接続されている。
前記中央制御部1ノは、データ伝送ステーション全体を
制御し、パスライン12を介して、メモリアドレス、I
10アドレス、データ、読み出し/貞き込み指令等を第
3図に示した各構成部−\入出力する。記憶部13には
、送信するデータを格納する送信バッファ、正規の受信
伝送路を介して入力された受信データを格納する受信バ
ッファ、送・受信各モニタ用伝送路を介して入力された
各データを格納する送信トレースバッファr 受信)レ
ースバッファの4つのバッファが設けられている。
DMA制御部14は、前記中央制御部1ノに対して独立
して伝送コントローラ15の要求により、記憶部13と
伝送コントローラ15.伝送インク−フェース16間の
データの授受を行なう。また、DMA制御部14の内部
に、第4図に示すように、記憶部13内のアドレスを示
すカレントアドレスカウンタ19Jf、5図に示す外部
伝送路18へ送出される伝送データの1フレームの長さ
をカウントするカレントバイトカウンタ20.および上
記カレントアドレスカウンタ19とカレントバイトカウ
ンタ2oとそれぞれ対になるベースアドレスレジスタ2
1とペースバイトレジスタ22とが各々記憶部13の各
バッファに対応して4伝送路分設けられている。
ナオ、ベースアドレスレジスタ2ノとベースバイトレジ
スタ22とは中央制御部11にて初期設定される。たと
えば、DMA制御部14が起動するト、ベースアドレス
レジスタ2ノとペースバイトレジスタ22の内容がカレ
ントアドレスカウンタ19とカレントバイトカウンタ2
oへ転送され、DMA制御部14によってデータの授受
が行なわれている間、上記カレントアドレスカウンタ1
9はカウントアツプしながら記憶部13内のアドレスを
指定していく。−万、上記カレントバイトカウンタ2o
はカウントダウンしていく。この場合、ベースアドレス
レジスタ2ノとベースバイトレジスタ22は中央制御部
11が設定した初期値のままである。そして、上記カレ
ントバイトカウンタ2oの値が0又は第5図の伝送デー
タの終了を示す終了フラッグ信号23値になるとデータ
の授受は終了する。
DMA制御部14によ゛るデータの授受が終了すると、
カレントアドレスカウンタ19とカレントバイトカウン
タ20の値は再びベースアドレスレジスタ21とベース
バイトレジスタ22の値となり、自動的に初期状態へも
どる。なお、DMA制御部14において、4つの伝送路
(0〜3)は各々独立して動作し、他の伝送路へ影響を
およほすことはない。
伝送コントローラ15は、前記DMA 1ilJ御部1
4との間で4つの伝送路釜の要求/応答信号a(1〜a
3を入出力し、DMA制御部14に記憶部13.伝送コ
ントローラ15.伝送路インターフェース16間のデー
タの授受を行なわせる。
伝送コントローラ15と伝送路インターフェース16と
の間に正規の送信伝送路C1正規の受信伝送路dの他に
、送信モニタ川伝送路e+9信モニタ用伝送路fが設け
られてお勺、これらの4つの伝送路はDMA制御部14
内の4つの伝送路(0〜3)にそれぞれ対応している。
また、送受モニタ川伝送路e、受信モニタ用伝送路fは
上記伝送路インターフェース16内の外部伝送路18と
の接続部において、上記正規の送信伝送路e、受信伝送
路dにそれぞれ接続されている。なお、正規の送受信伝
送路c、dに対応するDMA制御部14のカレントアド
レスカウンタ19.カレントバイトカウンタ2oは、中
央制御部11によるデータ編集等の作業が介入するため
に、自動的に初期状態へもどる機能は採用していない。
このように構成されたデータ伝送ステーションにおいて
、データを他のステーションに伝送する場合、中央制御
部1ノは伝送コントローラ15に対して、受信ステーシ
ョンのステーり四ンアドレス24を第0.2伝送路の第
5図に示す伝送データの1フレーム内に°設定させる。
一方、第1,3伝送路には送信ステーション、すなわち
、自己のステーションアドレスを設定する。
次に、中央制御部1ノの送信指令が伝送コントローラ1
5へ送出されると、伝送コントローラ15はDMA制御
部14へ要求/応答信号aQを送出する。すると、DM
A制御部14はカレントアドレスカウンタ19の指定す
る記憶部13の送信バッファ内のデータを読み出し、伝
送コントローラ15へ送シ、カレントバイトカウンタ2
0の指定する第5図の伝送データの1フレーム内の番地
に書き込む。データが偶き込壕れた1フレームの伝送デ
ータは伝送コントローラ15から送信伝送路Cを介して
伝送路インターフェースJ6へ入力された後、接続部か
ら外部伝送路18へ送出される。一方、上記伝送データ
は上記接続部にて折り返えされて送信モニタ用伝送路e
を介して再び伝送コントローラ15へ入力される。する
と、伝送コントローラ15は第2伝送路の要求/応答信
号a2をDMA制御部14へ送出する。するとDMA制
御部14は送信時と反対に返送されたデータを記憶部1
3の。
送信トレースバッファ内に格納する。
次に、他のステーションからのデータを受信する場合、
伝送路18から伝送路インターフェース16へ入力した
1フレームの伝送データは、正規の受信伝送路dおよび
受信モニタ用伝送路fを介して伝送コントローラ15へ
入力する。
すると、伝送コントローラ15は第1.3伝送路の要求
/応答イば号a1,83をDMA制御部14へ送出する
ので、DMA制御部14は伝送コントローラ15へ受信
伝送路dおよび受信モニタ用伝送路fを介して入力され
たそれぞれのデータを記憶部13の受信バッファおよび
受信トレースバッファ内にそれぞれ格納する。
しかして、今仮に送信ステーションと受信ステーション
相互間のデータ伝送が途絶えたとする。まず、送信ステ
ーションの記憶部13の送信バッファと送信トレースバ
ッファの記憶内容をモニタ表示させる。そして、両バッ
ファの記憶内容が異っていたならば、送信ステーション
に異常が生じたと判定する。すなわち、送信バッファに
記憶されていたデータが送信バッファ。
伝送路インターフェース16間を往復する間に異常が生
じ・たと考えられるからである。一方、前記両バッファ
の記憶内容が一致したならば、問題は外部伝送路18又
は受信ステーションにあると判定できる。その場合、受
信ステーションの受信バッファと受信トレースバッファ
の記憶内容をモニタ表示させる。そして、両バッファに
データが格納されていなければ、外部伝送路18に異常
が発生したと判定する。−万、両バッファの記憶内容が
異った場合受信ステーションに異常が生じたと判定する
。この場付、次のような現象が考えられる。すなわち、
正規の受信伝送路dにおいては、受信されるデータの編
集や演算処理を行うために、中央制御部11がデータ授
受動作に介入する。このとき、中央制御部11は、デー
タ鵜果や演算処理ケ光了するまで、脇制御部14や伝送
コントローラ15の第1伝送路を入力禁止状態に設定し
、記憶部13の受信バッファ内のデータを保護する。
したがって、入力禁止状態におかれた一定時間に新たな
データが伝送路インターフェース16に入力されたとし
ても、受信することができない。一方、受信モニタ用伝
送路eにおいでは、前述したように、中央制御部1ノと
は独立して新しいデータが入力すると自動的に初期状態
へ戻るので、受信したデータは全て受信トレースバッフ
ァに格納される。したがって、中央制御部11の処理時
間が遅いと、受信バッファと受信トレースバッファの記
憶内容が一致しなくなる。
なお、データ伝送が途絶えだとき、最初に受信ステーシ
ョンを調べ、次に送信ステーションを調べても同じ結果
を得ることが可能である。
このように、送受信ステ−ゾゴン相互間のデータ伝送が
途絶えた場合、各ステーションの記憶部13内に設けら
れた送信バッファと送信トレースバッファとの記憶内容
、および受信バッファド受信トレースバッファとの記憶
内容をそれぞれモニタ表示して比較し、一致又は不一致
を検索することによって、異常が発生したステーション
又は外部伝送路を容易にかつ迅速に解析することができ
る。したがって、データ伝送システム全体の点検補修の
時間を短縮でき、信頼性の向上を図ることができる。
なお、本発明は上述した実施例に限定されるものではな
い。実施例においては、送信用と受信用の二りのモニタ
用伝送路およびトレースバッファを設けたが、1個のモ
ニタ用伝送路およびトレース用バッファを設け、送信時
には送信用に用い、受信時には受信用に用いることによ
って、ステーション全体の構成を簡単化することも可能
である。
〔発明の効果〕
以上説明したように本発明によれば、正規の送受信伝送
路に加えて、記憶部と入出力装置と外部伝送路との接続
部とを結ぶモニタ用の伝送路を設け、送受信端のデータ
をモニタすることによって、データ伝送システムにおい
て伝送異常事態が発生した場合に異常両所を容易にかつ
迅速に解析することができる。したがって、データ伝送
システムの信頼性を向上できるデータ伝送ステーション
を提供できる。
【図面の簡単な説明】
第1図はデータ伝送システムを示すブロック図、第2図
は従来のデータ伝送ステーションを示すブロック図、第
3図は本発明の一実施例に係るデータ伝送ステーション
の概略構成を示すブロック図、第4図は同データ伝送ス
テーションの要部を示すメモリ配置図、第5図は同デー
タ伝送ステーションにおけるデータ配置図でおる。 1ノ・・・中央制御部、12・・・パスライン、13・
・・記憶部、14・・・DMA制御部、15・・・伝送
コ/)o−7,16・・・伝送路インターフェース、1
7・・・入出力装置、18・・・外部伝送路、ao 。 ・・・+83・・・要求/応答信号、C・・・送信伝送
路、d・・・受信伝送路、e・・・送信モニ゛り用伝送
路、f・・・受信モニタ用伝送路。

Claims (1)

    【特許請求の範囲】
  1. 送信時には記憶部の送信バッファに記憶された送信デー
    タをDMA (直接メモリアクセス)制御部にて読み出
    し送信データ伝送路を介して入出力装置へ入力し、この
    入出力装置に接続された外部伝送路へ送出すると共に、
    受信時には前記外部伝送路から前記入出力装置へ入力さ
    れ、中央制御部にて処理された受信データを前記DMA
    制御部にて受信データ伝送路を介して前記記憶部の受信
    バッファへ格納するようにしたデータ伝送ステーション
    において、前記入出力装置と前記外部伝送路との接続部
    と前記記憶部とを結ぶモニタ用伝送路と、前記記憶部内
    にトレースバッファとを設け、前記DMA制御部にて前
    記接続部を通過する前記送受信データを前記モニタ用伝
    送路を介して前記トレースバッファへ格納し、このトレ
    ースバッファおよび前記送受信バッファの記憶内容をモ
    ニタ表示することを特徴とするデータ伝送ステー7ヨン
JP58096133A 1983-05-31 1983-05-31 デ−タ伝送ステ−シヨン Pending JPS59221131A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58096133A JPS59221131A (ja) 1983-05-31 1983-05-31 デ−タ伝送ステ−シヨン

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58096133A JPS59221131A (ja) 1983-05-31 1983-05-31 デ−タ伝送ステ−シヨン

Publications (1)

Publication Number Publication Date
JPS59221131A true JPS59221131A (ja) 1984-12-12

Family

ID=14156889

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58096133A Pending JPS59221131A (ja) 1983-05-31 1983-05-31 デ−タ伝送ステ−シヨン

Country Status (1)

Country Link
JP (1) JPS59221131A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7143205B2 (en) * 2001-06-18 2006-11-28 Renesas Technology Corp. DMA controller having a trace buffer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7143205B2 (en) * 2001-06-18 2006-11-28 Renesas Technology Corp. DMA controller having a trace buffer

Similar Documents

Publication Publication Date Title
US4684885A (en) Arrangement for on-line diagnostic testing of an off-line standby processor in a duplicated processor configuration
JPS61225946A (ja) ローカル・エリア・ネツトワークにおいて第1のノードから第2のノードを診断する方法
US4688171A (en) Serial bus for master/slave computer system
JP2996440B2 (ja) データ処理システムの診断方式
US4429362A (en) Data buffer operating in response to computer halt signal
JPS634209B2 (ja)
JPS59221131A (ja) デ−タ伝送ステ−シヨン
JP2859178B2 (ja) プロセッサ間データ転送方式及びプロセッサ間データ転送用リングバッファメモリ
JP3127941B2 (ja) 二重化装置
US5592680A (en) Abnormal packet processing system
JP2645021B2 (ja) バス異常検査システム
JPH0152774B2 (ja)
JP2944729B2 (ja) リモートチヤネル装置
JP2765659B2 (ja) データ処理装置の自己テスト方式
JP2967650B2 (ja) データリンクシステム
JPS62159258A (ja) Bus診断方式
JP2635637B2 (ja) システム内メモリの試験装置
JPH0417050A (ja) ワンチップマイクロコンピュータ
JPS6010379A (ja) デ−タ処理システムのデ−タ転送方式
JPH0362752A (ja) 通信システム
JPH04199947A (ja) Cpu搭載ユニットの試験方法
JPS61227451A (ja) シリアルデ−タ通信制御用集積回路
JPH01224852A (ja) バス障害検出方式
JPS6123263A (ja) 試験方式
JP2001043104A (ja) コンピュータシステムのバス監視装置